公开(公告)号：KR1020140099743A

公开(公告)日：2014-08-13

申请号：KR1020130012529

申请日：2013-02-04

Applicant: 삼성전자주식회사

Inventor： 박재영 ,  차지훈 ,  백재직 ,  구본영 ,  문강훈 ,  윤보언

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/42316 ,  H01L29/42336 ,  H01L29/66348

Abstract: A method for fabricating a semiconductor device is provided. The method for fabricating a semiconductor device includes providing a fin which protrudes from a substrate and a plurality of dummy gate patterns formed on the fin in order to intersect with the fin; forming a first recess in the fin on both sides of the dummy gate patterns; forming an oxide layer on the surface of the first recess; and forming a second recess by removing the oxide layer.

Abstract translation: 提供一种制造半导体器件的方法。 制造半导体器件的方法包括提供从衬底突出的翅片和形成在翅片上的多个虚拟栅极图案，以便与鳍片相交; 在所述伪栅极图案的两侧上形成所述翅片中的第一凹部; 在所述第一凹部的表面上形成氧化物层; 并通过去除氧化物层形成第二凹槽。

公开(公告)号：KR1020140091856A

公开(公告)日：2014-07-23

申请号：KR1020130003823

申请日：2013-01-14

Applicant: 삼성전자주식회사

Inventor： 차지훈 ,  백재직 ,  배진혜 ,  윤보언 ,  정성윤

IPC: G11C11/15 ,  H01L21/8247 ,  H01L27/115

CPC classification number: G11C11/161 ,  G11C11/15 ,  H01L27/222 ,  H01L43/08 ,  H01L43/12

Abstract: An MTJ formulation step includes the steps of: forming a second interlayer insulating film on a source line and a first interlayer insulating film layer; forming a lower electrode contact by selectively etching the first and second interlayer insulating films; and successively laminating a fixed magnetic film, a tunnel barrier film, a flexible magnetic film, a capping film, and a mask layer and alternatively drying and wetting the respective layers through a multi-step etching process. The present invention can completely remove noble metallic polymers with the wet etching process by alternatively drying and wetting the MJT through a multi-step etching process to acquire a magnetic memory device with excellent magnetic and electrical attributes.

Abstract translation: MTJ制备步骤包括以下步骤：在源极线和第一层间绝缘膜层上形成第二层间绝缘膜; 通过选择性地蚀刻第一和第二层间绝缘膜来形成下电极接触; 依次层叠固定磁性膜，隧道阻挡膜，柔性磁性膜，封盖膜和掩模层，并且通过多步骤蚀刻工艺干燥和润湿各个层。 本发明可以通过湿式蚀刻工艺完全去除贵金属聚合物，通过多步骤蚀刻工艺交替地干燥和润湿MJT，以获得具有优异磁性和电学特性的磁存储器件。

公开(公告)号：KR1020120022464A

公开(公告)日：2012-03-12

申请号：KR1020100086072

申请日：2010-09-02

Applicant: 삼성전자주식회사

Inventor： 안경진 ,  박상진 ,  백재직 ,  윤보언 ,  한정남

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/02532 ,  H01L21/0262 ,  H01L21/3083 ,  H01L29/66545 ,  H01L29/66636 ,  H01L21/76232

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to form compressive stress on a channel region of a PMOS(p-channel MOSFET(metal-oxide-semiconductor field-effect transistor)) by forming a SiGe(Silicon-Germanium) layer in a trench. CONSTITUTION: A gate electrode(120) is formed on a substrate(100). A spacer(140) is formed on a sidewall of the gate electrode. A first auxiliary trench(150) is formed by etching a certain area of the substrate exposed with the gate electrode and the spacer. A sacrificing layer(160) is formed on a lower surface of the first auxiliary trench. A second auxiliary trench is formed by laterally etching the sidewall of the first auxiliary trench.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过在Si（Ge-Ge）层中形成SiGe（硅 - 锗）层，在PMOS（p沟道MOSFET（金属氧化物半导体场效应晶体管））的沟道区上形成压应力 一个沟槽 构成：在基板（100）上形成栅电极（120）。 间隔物（140）形成在栅电极的侧壁上。 第一辅助沟槽（150）通过蚀刻暴露于栅电极和间隔物的衬底的某一区域而形成。 牺牲层（160）形成在第一辅助沟槽的下表面上。 通过横向蚀刻第一辅助沟槽的侧壁形成第二辅助沟槽。

公开(公告)号：KR1020110127525A

公开(公告)日：2011-11-25

申请号：KR1020100047063

申请日：2010-05-19

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  백재직 ,  황인석 ,  남석우

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L29/165 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  H01L29/4232

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to greatly reduce a leakage current by forming a first gate insulation layer to be relatively thicker at the corner section of a gate electrode. CONSTITUTION: A semiconductor device comprises a semiconductor substrate(201), a recess part, a gate insulation layer(260), and a gate electrode(274). The recess part is formed on the semiconductor substrate and includes a bottom surface part and a lateral part which is inclined to the bottom surface part at a predetermined angle. The gate insulation layer is formed on the bottom surface part and the lateral part. The gate electrode is formed on the gate insulation layer. The bottom surface and the lateral part include flat sides.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过在栅电极的角部形成第一栅极绝缘层以相对较厚，大大减小漏电流。 构成：半导体器件包括半导体衬底（201），凹部，栅极绝缘层（260）和栅电极（274）。 所述凹部形成在所述半导体基板上，并且包括以预定角度倾斜到所述底面部的底面部和侧部。 栅极绝缘层形成在底面部分和侧面部分上。 栅电极形成在栅绝缘层上。 底部表面和侧面部分包括平坦的侧面。

公开(公告)号：KR101703096B1

公开(公告)日：2017-02-07

申请号：KR1020100086072

申请日：2010-09-02

Applicant: 삼성전자주식회사

Inventor： 안경진 ,  박상진 ,  백재직 ,  윤보언 ,  한정남

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/02532 ,  H01L21/0262 ,  H01L21/3083 ,  H01L29/66545 ,  H01L29/66636

Abstract: 반도체장치의제조방법이제공된다. 반도체장치의제조방법은기판상에게이트전극을형성하고, 상기게이트전극의측벽에스페이서를형성하고, 상기게이트전극및 상기스페이서에의해노출된상기기판의일정영역을식각하여제1 예비트렌치를형성하고, 상기제1 예비트렌치의하부면상에희생막을형성하고, 상기희생막에의해노출된상기제1 예비트렌치의측벽을측면으로식각하여제2 예비트렌치를형성하고, 상기희생막을제거하고, 상기제2 예비트렌치를식각하여에피택셜층형성용트렌치를형성하고, 상기에피택셜층형성용트렌치내에 SiGe 에피택셜층을형성하는것을포함한다.

Abstract translation: 半导体器件的制造方法可以通过蚀刻位于紧邻的栅电极结构之间的衬底中的预备沟槽的侧壁，从而在栅电极结构之下进一步凹入侧壁以提供凹陷的侧壁。 然后，可以使用晶体各向异性蚀刻来蚀刻预备沟槽的凹陷侧壁和底部，以在衬底中形成六边形形状的沟槽。

公开(公告)号：KR101676818B1

公开(公告)日：2016-11-17

申请号：KR1020100047063

申请日：2010-05-19

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  백재직 ,  황인석 ,  남석우

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L29/165 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 게이트구조를포함하는반도체소자들, 그반도체소자들의제조방법들, 그반도체소자들을포함하는반도체모듈, 그반도체소자들또는반도체모듈을포함하는전자회로기판및 전자시스템이소개된다. 본발명의기술적사상의일 실시예에의한반도체소자는, 반도체기판, 상기반도체기판상에형성되고, 저면부및 상기저면부와소정의각도로기울어진측면부를포함하는리세스부, 상기저면부및 상기측면부상에형성된게이트절연층, 및상기게이트절연층상에형성된게이트전극을포함하고, 상기저면부및 상기측면부는각각평평한면들을포함하는게이트구조를포함한다.

公开(公告)号：KR1020160114223A

公开(公告)日：2016-10-05

申请号：KR1020150040071

申请日：2015-03-23

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  권기상 ,  백재직 ,  윤보언

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/41791 ,  H01L21/823431 ,  H01L21/823475 ,  H01L27/0886 ,  H01L29/0649 ,  H01L29/41758 ,  H01L29/41783 ,  H01L29/42364 ,  H01L29/51 ,  H01L29/785

Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 기판으로부터돌출된활성패턴, 상기활성패턴을가로지르는게이트구조체들, 상기게이트구조체들의측벽들상의게이트스페이서들, 상기게이트구조체들사이의상기활성패턴상에배치되는소스/드레인영역및 상기소스/드레인영역상에배치되어, 이와연결된소스/드레인콘택을포함하고, 상기소스/드레인콘택은상기게이트구조체들사이에게재되고, 상기게이트스페이서들과접하는제1 부분, 상기제1 부분상에배치되고, 상기게이트스페이서들과접하지않는제2 부분및 상기제2 부분상에배치되는제3 부분을포함하되, 상기제2 및제3 부분들사이의제1 경계는상기게이트구조체의상면과실질적으로동일한높이를갖는반도체소자가제공된다.

Abstract translation: 半导体器件包括从衬底突出的有源图案，在有源图案上交叉的栅极结构，栅极结构的侧壁上的栅极间隔物，栅极结构之间的有源图案的源极/漏极区域以及栅极结构之间的源极/漏极接触 并连接到源极/漏极区域。 源极/漏极接触包括在栅极结构之间并与栅极间隔物接触的第一部分，第一部分上的第二部分并且不与栅极间隔物接触，并且在第二部分上具有第三部分。 第二和第三部分之间的第一边界处于与栅极结构的顶表面基本相同的高度。

公开(公告)号：KR1020160014195A

公开(公告)日：2016-02-11

申请号：KR1020140095943

申请日：2014-07-28

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  백재직 ,  송명근 ,  윤보언 ,  최석헌 ,  한정남

IPC: H01L29/78 ,  H01L21/335

CPC classification number: H01L29/66545 ,  H01L21/0228 ,  H01L21/31051 ,  H01L21/31111 ,  H01L21/76897 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/4983 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7811

Abstract: 본발명은반도체장치및 이의제조방법에관한것으로, 보다구체적으로, 활성패턴이제공된기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의게이트캡핑패턴을포함할수 있다. 이때, 상기게이트캡핑패턴의폭은상기게이트전극의폭보다크고, 상기게이트캡핑패턴은, 상기게이트전극의양 측벽들을덮으며상기기판을향하여연장된연장부를포함할수 있다.

Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 半导体器件包括：衬底，其包括有源图案; 穿过有源图案的栅电极; 和栅极电极上的栅极覆盖图案。 此时，栅极覆盖图案的宽度比栅电极的宽度宽，并且栅极封盖图案包括覆盖栅电极的两个侧壁并朝向衬底延伸的延伸部分。 因此，半导体器件包括具有更好的电性能的场效应晶体管。

公开(公告)号：KR1020150066196A

公开(公告)日：2015-06-16

申请号：KR1020130151453

申请日：2013-12-06

Applicant: 삼성전자주식회사

Inventor： 백재직 ,  박상진 ,  윤보언 ,  윤영상 ,  정지민 ,  차지훈

IPC: H01L21/266

CPC classification number: H01L21/266 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823468 ,  H01L21/823821 ,  H01L21/845 ,  H01L29/66575

Abstract: 불순물영역의형성방법에있어서, 기판상에제1 보호막, 마스크막, 제2 보호막및 포토레지스트막을순차적으로형성한다. 포토레지스트막을부분적으로제거하여포토레지스트패턴을형성한다. 포토레지스트패턴을이용하여제2 보호막, 마스크막, 제1 보호막을순차적으로식각함으로써기판상에순차적으로적층된제1 보호막패턴, 마스크막패턴, 제2 보호막패턴및 포토레지스트패턴을포함하는이온주입마스크를형성한다. 이온주입마스크에의해노출된상기기판상부에불순물을주입한다. 복층구조의이온주입마스크를이용하여균일한불순물영역을수득할수 있다.

Abstract translation: 一种形成杂质畴的方法包括：在衬底上依次形成第一保护膜，掩模膜，第二保护膜和光刻胶膜的步骤; 通过部分去除光致抗蚀剂膜形成光致抗蚀剂图案的步骤; 通过蚀刻第二保护膜，掩模膜，第一保护膜，形成包括第一保护图案，掩模膜图案，第二保护膜图案和光致抗蚀剂图案的离子注入掩模的步骤， 通过使用光致抗蚀剂图案的顺序; 以及在由离子注入掩模露出的基板的上部注入杂质的步骤。 可以通过使用双层离子注入掩模获得均匀的杂质结构域。

公开(公告)号：KR1020140101505A

公开(公告)日：2014-08-20

申请号：KR1020130014656

申请日：2013-02-08

Applicant: 삼성전자주식회사

Inventor： 윤영상 ,  송명근 ,  차지훈 ,  백재직 ,  윤보언 ,  한정남

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76229 ,  H01L21/2652 ,  H01L21/763 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/845 ,  H01L27/0886 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/66795

Abstract: A method of manufacturing a semiconductor device comprises a step of forming a plurality of fins by forming a plurality of first device isolation trenches repeated with a first pitch on a substrate; a step of forming a first device isolation film within the first device isolation trenches and defining a plurality of fin-type active regions protruding from the upper surface of the first device isolation film; and a step of forming a plurality of second device isolation trenches repeated with a second pitch different from the first pitch on the substrate by etching a portion of the first device isolation film and the substrate, forming a second device isolation film within the second device isolation trenches, and forming a plurality of fin-type active region groups spaced apart from each other across the second device isolation film.

Abstract translation: 制造半导体器件的方法包括通过在衬底上以第一间距重复形成多个第一器件隔离沟槽来形成多个鳍的步骤; 在第一器件隔离沟槽内形成第一器件隔离膜并限定从第一器件隔离膜的上表面突出的多个鳍式有源区; 以及通过蚀刻所述第一器件隔离膜和所述衬底的一部分，在所述衬底上以与所述第一间距不同的第二间距重复形成多个第二器件隔离沟槽的步骤，在所述第二器件隔离中形成第二器件隔离膜 并且形成跨越第二器件隔离膜彼此间隔开的多个翅片型有源区域组。