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公开(公告)号：KR100719344B1
公开(公告)日：2007-05-17
申请号：KR1020050020528
申请日：2005-03-11
Applicant: 삼성전자주식회사
Inventor： 심재황
IPC: H01L27/146
Abstract: 이미지 센서 및 그 제조방법이 제공된다. 이 이미지 센서는 광다이오드 영역 상에 형성되는 평탄화층에 내부 렌즈를 포함한다. 상기 내부 렌즈는 투과되는 빛의 파장을 고려하여 상기 평탄화층의 소정의 위치에 형성되며, 빛의 파장에 관계없이 광다이오드의 일정한 위치에 빛의 초점이 형성될 수 있도록 한다. 따라서 이미지 센서의 광감도 및 광전 효율이 개선된다.
Abstract translation: 被设置在图像传感器及其制造方法。 此图像传感器包括形成在光电二极管区域的平坦化层的内部的透镜。 在考虑被传输的光的波长的内透镜形成在所述平坦化层的预定位置上，从而光电二极管而不管光的波长中的一个特定位置可以是形成光的焦点。 因此，光灵敏度提高，并且图像传感器的光电效率。
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公开(公告)号：KR101926362B1
公开(公告)日：2018-12-07
申请号：KR1020120063939
申请日：2012-06-14
Applicant: 삼성전자주식회사
Abstract: 기판을 식각하여 활성 영역 및 상기 활성 영역 상의 하부 게이트 패턴을 정의하는 필드 트렌치를 형성하고, 상기 하부 게이트 패턴은 터널링 절연 패턴 및 하부 게이트 전극 패턴을 포함하고, 상기 필드 트렌치 내에 필드 절연물을 채워 필드 영역을 형성하고, 상기 하부 게이트 패턴 상에 상부 게이트 패턴을 형성하고, 상기 필드 영역 및 상기 상부 게이트 패턴 상에 스토핑 층 및 버퍼층을 순차적으로 형성하고, 상기 필드 영역의 상기 버퍼층 상에 제1 저항 패턴을 형성하고, 상기 상부 게이트 패턴 상의 상기 버퍼층 상에 제2 저항 패턴을 형성하고, 상기 제1 저항 패턴 및 상기 제2 저항 패턴을 덮는 층간 절연층을 형성하고, 및 평탄화 공정을 수행하여 상기 층간 절연층의 상부 및 상기 제2 저항 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.
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公开(公告)号：KR1020170091833A
公开(公告)日：2017-08-10
申请号：KR1020160012411
申请日：2016-02-01
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/3213 , H01L21/762 , H01L21/02 , H01L27/115
CPC classification number: H01L27/11529 , H01L21/0337 , H01L21/32139 , H01L27/11573
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 보다상세하게는, 기판상에, 라인부및 이에연결된패드부를포함하는제1 도전패턴; 상기기판상에, 순차적으로적층된게이트유전패턴및 제2 도전패턴; 및상기제1 및제2 도전패턴들상의캐핑막을포함한다. 상기기판의상부에, 상기제2 도전패턴의일 측에인접하는제1 트렌치가정의되고, 상기캐핑막은상기제1 트렌치의적어도일부를채운다.
Abstract translation: 本发明包括一个第一导电图案包括涉及半导体器件的制造和它们的方法，并且更具体地，涉及一种基板，所述线部分与所述焊盘部分连接到其上; 依次堆叠在所述衬底上的栅极电介质图案和第二导电图案; 以及第一和第二导电图案上的覆盖膜。 在衬底的顶部，并且所述第一沟槽家邻近于所述第二导电图案的一侧，并充满至少所述第一沟槽的覆盖膜的至少一部分。
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公开(公告)号：KR101645720B1
公开(公告)日：2016-08-05
申请号：KR1020090086808
申请日：2009-09-15
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/76802 , H01L21/0334 , H01L21/0337 , H01L21/3081 , H01L21/311 , H01L21/31144 , H01L21/32139 , H01L21/76816 , H01L23/528 , H01L27/11521 , H01L2924/0002 , H01L2924/00
Abstract: 패턴구조물및 이의형성방법에관한것으로, 상기패턴구조물은연장라인과, 상기연장라인의일 단부와연결되고, 상기연장라인보다넓은폭을갖고, 일측방으로돌출되는돌출부를갖는패드를포함한다. 상기패턴구조물은간단한공정에의해제조될수 있으며, 반도체소자에포함되는다양한미세패턴에사용될수 있다.
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公开(公告)号：KR101615650B1
公开(公告)日：2016-04-26
申请号：KR1020090112098
申请日：2009-11-19
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/3223 , H01L21/76802 , H01L21/76816 , H01L21/76877 , H01L27/11519 , H01L27/11529 , H01L2924/0002 , H01L2924/00
Abstract: 반도체소자및 그형성방법이제공된다. 본발명에따른반도체소자는, 셀영역과셀영역에인접한코어영역을포함하는반도체기판, 셀영역과상기코어영역내의활성영역들, 활성영역들을덮는층간절연막, 층간절연막을관통하며셀 영역의활성영역들상에제1 방향으로배열되는셀 콘택들, 층간절연막을관통하며코어영역의활성영역들상에제1 방향으로배열되는코어콘택들을포함할수 있다. 코어콘택들은활성영역들과전기적으로연결되는접속콘택과, 상기접속콘택의일 측에상기활성영역들과절연된더미콘택을포함할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020120030173A
公开(公告)日：2012-03-28
申请号：KR1020100091504
申请日：2010-09-17
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115 , H01L21/28
CPC classification number: H01L27/11526 , H01L21/764 , H01L21/7682 , H01L27/11529 , H01L27/11573 , H01L21/02362 , H01L21/265
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce parasitic capacitance by forming an insulation layer with an air gap between gate structures. CONSTITUTION: A capping layer is formed on a part of a sidewall of a preliminary gate structure. A conductive layer is formed on a part of preliminary gate structures which are not covered with a capping film pattern. Gate structures(242,244,246,248) are formed by reacting the conductive layer with the preliminary gate structures. A second insulation layer(260) is formed on the substrate between the gate structures. The second insulation layer has an air gap.
Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过在栅极结构之间形成具有气隙的绝缘层来减小寄生电容。 构成：在预选栅极结构的侧壁的一部分上形成覆盖层。 导电层形成在未被封盖膜图案覆盖的预选栅极结构的一部分上。 栅极结构（242,244,246,248）通过使导电层与预选栅极结构反应而形成。 在栅极结构之间的衬底上形成第二绝缘层（260）。 第二绝缘层具有气隙。
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公开(公告)号：KR1020110001292A
公开(公告)日：2011-01-06
申请号：KR1020090058768
申请日：2009-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/11521 , H01L27/11526 , H01L27/11529 , G03F7/70475
Abstract: PURPOSE: A pattern structure and a forming method thereof are provided to reduce the resistance of a common source line by using the connection part of the patterns as a common source line area of a NAND flash memory device. CONSTITUTION: A pattern structure comprises a first pattern(102a), a second pattern(102b) and a third patterns(102c). A line and a trench are repeatedly arranged on the first pattern. The end positions of the trenches of the even and odd rows are different. The second patterns are positioned on the same plane as the first patterns and connect the end of the first pattern. The third pattern is separated from the first and second patterns and has the wider linewidth than the first pattern.
Abstract translation: 目的：提供图形结构及其形成方法，以通过使用图形的连接部分作为NAND快闪存储器件的公共源极线区域来减小公共源极线的电阻。 构成：图案结构包括第一图案（102a），第二图案（102b）和第三图案（102c）。 线和沟槽重复地布置在第一图案上。 偶数行和奇数行的沟槽的结束位置是不同的。 第二图案位于与第一图案相同的平面上并连接第一图案的末端。 第三图案与第一图案和第二图案分离，并且具有比第一图案更宽的线宽。
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公开(公告)号：KR1020100098135A
公开(公告)日：2010-09-06
申请号：KR1020090017156
申请日：2009-02-27
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L23/528 , H01L21/0337 , H01L21/0338 , H01L21/3086 , H01L21/3088 , H01L21/31144 , H01L21/76229 , H01L21/76816 , H01L21/76838 , H01L27/10814 , H01L27/10855 , H01L27/11519 , H01L27/11526 , H01L2924/0002 , G03F7/70433 , G03F7/70466 , H01L21/32139 , H01L2924/00
Abstract: PURPOSE: A method of forming patterns for a semiconductor device is provided to implement a plurality patterns having different widths by using an etching mask. CONSTITUTION: A first film covering a first area and a second area of a substrate(400) is formed. A blocking pattern(420B) covering a part of the first film and a low density wide pattern(420C) covering a part of the first film from a second area are formed on the first region simultaneously. A plurality of scarifying masks are formed on the first area and the blocking pattern. A plurality of spacers(340) covering the sidewall exposing a plurality of the scarifying mask pattern is formed. The scarifying mask pattern is removed.
Abstract translation: 目的：提供一种形成用于半导体器件的图案的方法，以通过使用蚀刻掩模实现具有不同宽度的多个图案。 构成：形成覆盖基板（400）的第一区域和第二区域的第一膜。 同时在第一区域上形成覆盖第一膜的一部分的阻挡图案（420B）和从第二区域覆盖第一膜的一部分的低密度宽图案（420C）。 在第一区域和阻挡图案上形成多个划痕掩模。 形成多个覆盖侧壁的间隔物（340），露出多个划痕掩模图案。 去除划痕的掩模图案。
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公开(公告)号：KR1020100075205A
公开(公告)日：2010-07-02
申请号：KR1020080133838
申请日：2008-12-24
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L27/105 , H01L21/0337 , H01L21/0338 , H01L21/3086 , H01L21/3088 , H01L21/31144 , H01L21/32139 , H01L21/76229 , H01L27/0207 , H01L27/11519 , H01L27/11526
Abstract: 다양한폭을가지는패턴들을동시에형성하면서일부영역에서는더블패터닝기술에의해패턴밀도를배가시키는반도체소자의패턴형성공정및 이공정을용이하게적용할수 있는구조를가지는반도체소자를개시한다. 본발명에따른반도체소자는제1 방향으로상호평행하게연장되어있는복수의라인패턴을포함한다. 복수의라인패턴중에서선택되는복수의제1 라인패턴은제2 방향을따라교호적으로선택되고양 측에서각각이웃하고있는 2 개의라인패턴의양 단부들중소자영역의제1 끝부분에더 가까운각 단부에비해제1 끝부분으로부터더 먼거리에위치되는제1 단부를가진다. 복수의라인패턴중에서선택되는복수의제2 라인패턴은제2 방향을따라교호적으로선택되고양 측에서각각이웃하고있는 2 개의라인패턴의양 단부들중제1 끝부분에더 가까운각 단부보다제1 끝부분으로부터더 가까운거리에위치되는제2 단부를가진다.
Abstract translation: 目的：提供一种半导体器件和用于形成半导体器件的方法，以通过简单的工艺容易地形成各种图案，由于图案的宽度差异，不需要额外的光刻工艺。 构成：半导体器件包括彼此平行地在第一方向上消耗的多个线图案。 沿着第二方向往复地选择在多个线图案中选择的多个第一线图案，并且包括在两个相邻线图案的两部分之间与第一端相距的第一部分（542E）。 在多个线图案中选择的多个第二线图案沿着第二方向往复选择，并且包括在两个相邻线图案的两部分中接近第一端的第二部分（544E）。
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公开(公告)号：KR1020090110172A
公开(公告)日：2009-10-21
申请号：KR1020080035819
申请日：2008-04-17
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/28
CPC classification number: H01L27/11573 , H01L21/0337 , H01L21/32139 , H01L27/11526 , H01L27/11548 , H01L27/11575
Abstract: PURPOSE: A fine pattern forming method of a semiconductor device capable of forming a conductive pattern as various pitches is provided to simplify a trimming process of a mask spacer without a photo lithography process. CONSTITUTION: A fine pattern forming method of a semiconductor device capable of forming a conductive pattern as various pitches is as follows. The mold mask pattern block is formed and is arranged in a mold mask pattern(540). A first mask layer covering a side of the mold mask pattern is formed. The first mask pattern is formed the first mask layers are partly removed. The mold mask pattern includes a first unit and a second unit. The first unit is extended in the first direction within the cell block of the top of the substrate including the blood etch layer. The second part is extended as the backward different from the first direction.
Abstract translation: 目的：提供能够形成各种间距的导电图案的半导体器件的精细图案形成方法，以简化没有光刻工艺的掩模间隔件的修整过程。 构成：能够形成各种间距的导电图案的半导体器件的精细图案形成方法如下。 形成模具掩模图案块并且设置在模具掩模图案（540）中。 形成覆盖模具掩模图案的一侧的第一掩模层。 形成第一掩模图案，部分地去除第一掩模层。 模具掩模图案包括第一单元和第二单元。 第一单元在包括血液蚀刻层的基板的顶部的单元块内沿第一方向延伸。 第二部分延伸为与第一方向不同的后向。
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