公开(公告)号：KR1020110108220A

公开(公告)日：2011-10-05

申请号：KR1020100064415

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  황기현 ,  최한메 ,  유동철 ,  황완식

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

Abstract: 3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 도전 구조체를 관통하여 기판의 상부면에 삽입되는 반도체 패턴, 및 반도체 패턴과 도전 구조체 사이에 개재되는 절연막 구조체를 포함한다. 반도체 패턴은 수평적으로 연장되어 절연막 구조체의 아래에서 기판의 측벽과 직접 접촉한다.

公开(公告)号：KR1020110108216A

公开(公告)日：2011-10-05

申请号：KR1020100055098

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 황완식 ,  나카니시토시로 ,  유동철 ,  황기현 ,  최한메 ,  박찬진

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157

Abstract: 3차원 반도체 장치가 제공된다. 이 장치는 반도체 기판 상에 차례로 적층된 선택 구조체 및 메모리 구조체를 포함한다. 선택 구조체는 선택 라인들, 이들을 관통하여 반도체기판에 접촉하는 선택 활성 패턴, 그리고 선택 라인들과 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고, 메모리 구조체는 워드 라인들, 이들을 관통하여 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 워드라인들과 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함한다. 이때, 메모리 게이트 절연막의 일부는 연장되어 워드라인의 상부면 및 하부면을 덮는다.

公开(公告)号：KR1020080080852A

公开(公告)日：2008-09-05

申请号：KR1020070021110

申请日：2007-03-02

Applicant: 삼성전자주식회사

Inventor： 허장은 ,  김영규 ,  유동철 ,  김익수 ,  임동현 ,  조성원

IPC: H01L21/203

CPC classification number: H01L21/02194 ,  C23C14/35 ,  H01L21/02266

Abstract: A method for forming a strontium-ruthenium oxide layer is provided to reduce surface resistance in the strontium-ruthenium oxide layer by using a magnetron. A target(130), a wafer(120) on a heating plate(110) facing the target, and a magnetron sputtering device including a magnetron(140) arranged in a backside of the target are provided. A strontium-ruthenium oxide layer is formed by using the magnetron sputtering device. The magnetron includes a rotary magnet and a gravity center scale arranged at one side of the rotary magnet. The rotary magnet includes a concave part. One end of the concave part is composed of a heart-shaped curve.

Abstract translation: 提供了形成锶 - 氧化钌层的方法，以通过使用磁控管来降低锶 - 氧化钌层中的表面电阻。 提供靶（130），面对靶的加热板（110）上的晶片（120），以及包括布置在靶的背面的磁控管（140）的磁控溅射装置。 通过使用磁控溅射装置形成锶 - 氧化钌层。 磁控管包括设置在旋转磁体一侧的旋转磁体和重心刻度。 旋转磁体包括凹部。 凹部的一端由心形曲线构成。

公开(公告)号：KR100763559B1

公开(公告)日：2007-10-04

申请号：KR1020060066770

申请日：2006-07-18

Applicant: 삼성전자주식회사

Inventor： 임동현 ,  배병재 ,  김익수 ,  허장은 ,  이충만 ,  유동철

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/04

CPC classification number: H01L21/02197 ,  H01L21/02271 ,  H01L21/02318 ,  H01L21/31691 ,  H01L28/55

Abstract: A method of forming a ferroelectric film and a method of manufacturing a ferroelectric capacitor using the same are provided to improve data retention characteristics of the ferroelectric film and to improve leakage current characteristics by preventing the generation of an unwanted impurity layer on the ferroelectric film due to the reaction of a residual gas on an oxygen gas using a second inert gas. At least one out of a predetermined gas containing oxygen or a first inert gas and a carrier gas are supplied into a reaction chamber in a predetermined flow rate range of 2.5 : 1.0 to 3.5 : 1.0(S20). A substrate is loaded into the reaction chamber and a ferroelectric film is formed on the substrate(S30). A second inert gas is supplied onto the ferroelectric layer while the substrate is unloaded from the reaction chamber(S40).

Abstract translation: 提供一种形成铁电体膜的方法和使用其制造铁电电容器的方法，以提高强电介质膜的数据保持特性，并通过防止由于铁电体膜产生不需要的杂质层而提高漏电流特性 使用第二惰性气体使残余气体在氧气上反应。 将含有氧气或第一惰性气体和载气的预定气体中的至少一种以2.5:1.0至3.5:1.0的预定流量范围供应到反应室中（S20）。 将基板装载到反应室中，在基板上形成铁电体膜（S30）。 在从反应室卸载基板的同时，向铁电体层供给第二惰性气体（S40）。

公开(公告)号：KR1020060102377A

公开(公告)日：2006-09-27

申请号：KR1020050023904

申请日：2005-03-23

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  배병재 ,  임지은 ,  임동현 ,  김명곤

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  G11C11/22 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65 ,  H01L28/75

Abstract: 향상된 특성을 갖는 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 이리듐을 포함하는 하부 전극을 형성한 다음, 하부 전극 상에 유기 금속 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층을 형성한다. 강유전체층 상에 구리, 납 또는 비스무스가 약 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물 및 이리듐을 포함하는 상부 전극을 형성한다. 스트론튬 루테늄 산화물 등의 금속 산화물을 상부 전극 및/또는 하부 전극에 적용함으로써, 상부 및 하부 전극 사이에 위치하는 강유전체층의 유전 특성을 크게 개선할 수 있으며, 상부 전극 및 하부 전극을 형성하는 동안 야기되는 공정상의 파티클 문제를 해결할 수 있다. 또한, 유기 금속 화학 기상 증착 공정으로 제조된 PZT를 포함하는 강유전체층의 상부 및/또는 하부에 이리듐 및 스트론튬 루테늄 산화물을 포함하는 복합 구조의 전극을 형성함으로써, 이러한 강유전체 구조물을 포함하는 반도체 소자를 약 1.6V 이하의 낮은 전압에서도 충분한 신뢰성으로 구동시킬 수 있다.

公开(公告)号：KR102247914B1

公开(公告)日：2021-05-06

申请号：KR1020140145348

申请日：2014-10-24

Applicant: 삼성전자주식회사

Inventor： 연국현 ,  안재영 ,  김비오 ,  노영진 ,  박광민 ,  유동철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

Abstract: 본발명은 3차원반도체메모리장치및 그제조방법에관한것으로, 보다구체적으로터널절연막내에전하트랩사이트의밀도가낮은고유전막을추가로포함함으로써, 3차원반도체메모리장치의리텐션및 내구성특성을향상시킬수 있다.

公开(公告)号：KR101756227B1

公开(公告)日：2017-07-10

申请号：KR1020100078387

申请日：2010-08-13

Applicant: 삼성전자주식회사

Inventor： 이주열 ,  최한메 ,  유동철 ,  제영종 ,  황기현

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L27/11578 ,  H01L27/11582 ,  H01L29/7926

Abstract: 반도체기판의주 표면상에형성되고, 실리콘산화질화물층을포함하는절연패턴, 상기절연패턴상에형성된도전패턴, 상기절연패턴및 상기도전패턴을수직으로관통하는채널홀에위치하고, 상기채널홀을한정하는상기절연패턴및 상기도전패턴의측벽들을따라서컨포멀하게적층된정보저장패턴및 수직채널패턴, 상기절연패턴과인접하는반도체기판에위치하면서상기절연패턴의하부면 보다낮게형성된오목부분을포함하는반도체소자가설명된다.

Abstract translation: 它形成在所述半导体衬底的一个主表面上，位于所述绝缘图案，通过导电图案，所述绝缘图案和垂直形成在绝缘图案的导体图案，包括氮氧化硅层，沟道孔的通道孔 只有绝缘图案，并且包括下面的绝缘图案的下表面和邻近于所述保形堆叠数据存储图案和垂直沟道图案，所述导电图案的侧壁的绝缘图案的半导体基板上的位置形成的凹部即 描述半导体器件。

公开(公告)号：KR1020150114102A

公开(公告)日：2015-10-12

申请号：KR1020140037894

申请日：2014-03-31

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  양한빛 ,  노진태 ,  유동철

IPC: H01L21/316 ,  H01L21/56

CPC classification number: H01L27/11582

Abstract: 반도체장치및 그제조방법이제공된다. 기판상에교대로반복적층된절연막들과게이트전극들을포함하는적층구조체, 및적층구조체를관통하는수직채널구조체들이제공된다. 각수직채널구조체의하부에는기판으로연장되는제1 수직채널패턴이배치되고, 그측벽에는게이트산화막이형성된다. 수직채널구조체들사이의기판에리세스영역이형성된다. 리세스영역내에는버퍼산화막이형성되고, 버퍼산화막과접하며버퍼산화막의성장을억제하는산화억제층이리세스영역을감싸며기판에제공된다.

Abstract translation: 提供半导体器件及其制造方法。 提供了具有绝缘膜和栅极电极以及贯穿堆叠结构的垂直沟道结构的堆叠结构，其中绝缘膜和栅电极交替堆叠在衬底上。 在每个垂直沟道结构的下部布置有朝向衬底扩展的第一垂直沟道图案，并且在第一垂直沟道图案的侧壁上形成栅氧化膜。 在垂直通道结构之间的衬底上形成凹陷区域。 在凹部区域形成缓冲氧化膜。 在氧化抑制层包围凹部的基板上，设置抑制缓冲氧化膜与缓冲氧化膜接触的生成的氧化抑制层。

公开(公告)号：KR1020150061500A

公开(公告)日：2015-06-04

申请号：KR1020130145724

申请日：2013-11-27

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  유동철 ,  황기현 ,  남필욱 ,  안재영

IPC: H01L27/115

CPC classification number: H01L27/11565 ,  H01L27/1158 ,  H01L29/66833 ,  H01L29/7926 ,  H01L27/11556

Abstract: 상술한본 발명의일 목적을달성하기위한수직형메모리장치는복수의채널어레이들, 전하저장막구조물, 복수의게이트전극들을포함한다. 상기채널어레이는각각이상기제1 방향을따라연장되고, 상기제1 방향및 상기제2 방향에수직한제3 방향에서보았을때 상기기판의제1 영역의중앙부에위치하며, 상기제3 방향을따라복수개로형성된제1 채널들을포함하는제1 채널열(channel column), 상기제3 방향에서보았을때 상기제1 영역의가장자리에위치하며, 상기제1 채널들로부터상기제3 방향과예각을이루는제4 방향에각각배치되는복수의제2 채널들을포함하는제2 채널열 및상기제3 방향에서보았을때 상기제1 영역의가장자리에위치하며, 상기제2 채널들로부터상기제2 방향으로이격되어배치되는복수개의제3 채널들을포함하는제3 채널열을포함한다. 상기전하저장막구조물은상기기판의상면에평행한제2 방향을따라상기각 채널들의측벽상에순차적으로적층된터널절연막패턴, 전하저장막패턴및 블로킹막패턴을포함한다.

Abstract translation: 为了实现本发明的目的，垂直存储器件包括多个通道阵列，电荷存储层结构和多个栅电极。 通道阵列包括：沿着第一方向延伸的第一通道列，当从垂直于第一方向的第三方向和第二方向观察时，设置在基板的第一区域的中间部分上，并且设置有多个第一 通道沿着第三方向形成; 第二通道列，设置在从第三方向观察的第一区域的边界上，并且设置有与第一通道形成与第三方向成锐角的第四通道的多个第二通道; 以及第三通道列，设置在从第三方向观察时在第一区域的边界上，并且设置有沿第二方向设置并与第二通道分离的多个第三通道。 电荷存储层结构包括隧道绝缘层图案，电荷存储层图案和阻挡层图案，其顺序地沿着与基板的上表面平行的第二方向堆叠在每个沟道的侧壁上。

公开(公告)号：KR1020120095571A

公开(公告)日：2012-08-29

申请号：KR1020110014972

申请日：2011-02-21

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  박찬진 ,  황기현 ,  최한메

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28273 ,  H01L21/76224 ,  H01L27/11582 ,  H01L29/7926

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve reliability by suppressing residue defects in an interlayer dielectric layer of the uppermost layer. CONSTITUTION: A laminate film pattern(12), a first interlayer dielectric film pattern(14), a first stop film pattern(16), a second interlayer dielectric film pattern(18), and a second stop film pattern(20) are formed on a substrate of a first region. A third interlayer dielectric film pattern is formed on the substrate of a second region. A preliminary channel film pattern which passes through a part of a laminate film, the first interlayer dielectric film pattern, the first stop film pattern, and the second interlayer dielectric film pattern is formed. A part of the preliminary channel film pattern is removed and a residue of a step part on the upper sides of the interlayer dielectric film patterns is removed. A channel pattern structure is formed by polishing the preliminary channel film pattern, the second interlayer dielectric film pattern, and the third interlayer dielectric film pattern.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过抑制最上层的层间电介质层中的残留缺陷来提高可靠性。 构成：形成层叠膜图案（12），第一层间电介质膜图案（14），第一停止膜图案（16），第二层间电介质膜图案（18）和第二停止膜图案（20） 在第一区域的衬底上。 在第二区域的基板上形成第三层间电介质膜图案。 形成通过层压膜的一部分，第一层间电介质膜图案，第一停止膜图案和第二层间电介质膜图案的预备通道膜图案。 除去初步通道膜图案的一部分，去除层间电介质膜图案的上侧的台阶部分的残留物。 通过研磨初步沟道膜图案，第二层间电介质膜图案和第三层间电介质膜图案来形成沟道图案结构。