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公开(公告)号：KR100941081B1
公开(公告)日：2010-02-10
申请号：KR1020080057404
申请日：2008-06-18
Applicant: 한국과학기술원
Abstract: 딜레이 액세스 지원 장치는 마스터 디바이스 및 슬레이브 디바이스를 포함한다. 마스터 디바이스는 액세스 요청 신호를 송신하고, 제1 액세스 요청 동작 시에, 액세스 요청 신호를 활성화시키고, 제1 액세스 요청 동작에 상응하는 액세스 동작을 제어하는 준비 신호를 수신한다. 슬레이브 디바이스는 기준 값 이상의 대기 시간이 지정될 수 있는 타이머를 구비하고, 액세스 요청 신호를 수신하고, 준비 신호를 송신하고, 액세스 요청 신호가 활성화된 후 대기 시간의 값이 기준 값일 때, 준비 신호를 활성화시킨다. 마스터 디바이스는 준비 신호가 활성화되었을 때, 슬레이브 디바이스에 액세스 동작을 수행한다. 따라서 단순히 지연을 원하는 액세스 요청 앞에 지연 시간을 지정하는 하나의 명령만을 삽입함으로써, 타이머에 지정한 대기 시간만큼 자동적으로 지연된 후에, 마스터 디바이스가 슬레이브 디바이스에 액세스 할 수 있다. 제시된 자동 지연 액세스 구조는 소리 합성 장치에서 슬레이브 디바이스의 타이머에 지정한 대기 시간에 따라 메모리에 저장된 음 정보를 바꾸는 데 효과적으로 사용될 수 있다.
마스터, 슬레이브, 지연, 타이머, 소리 합성-
公开(公告)号：KR1020080101318A
公开(公告)日：2008-11-21
申请号：KR1020070047921
申请日：2007-05-17
Applicant: 한국과학기술원
Abstract: A non-blocking master performing the transaction which write or read out data, a bus arbiter, a bus system and a bus arbitration method are provided to increase an amount of bus transmission and the data process speed of the system about performing a next transaction even though the current transaction is interrupted. A core performs a transaction for writing data by transmitting data signal to a slave or a transaction for reading out data by receiving data signal from the slave and performs the transaction reading out data(511,521). A bus control(512) requests for an approval of the bus occupation about a first transaction in a bus arbiter(710). A bus control receives the approval of the bus occupation about the first transaction from a bus arbiter. A bus control receives the approval of the bus occupation about a second transaction from a bus arbiter.
Abstract translation: 提供执行写入或读出数据的事务的非阻塞主机，总线仲裁器，总线系统和总线仲裁方法，以增加总线传输量和系统关于执行下一个事务的数据处理速度 虽然当前交易中断。 通过从从机发送数据信号到从机或交易以读出数据，核心执行写入数据的事务，并执行事务读出数据（511,521）。 总线控制（512）请求批准总线仲裁器中的第一个事务的总线占用（710）。 公共汽车控制台从总线仲裁员那里得到公共汽车占用首次交易的批准。 总线控制器从总线仲裁器接收关于第二次交易的总线占用的批准。
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公开(公告)号：KR100836532B1
公开(公告)日：2008-06-10
申请号：KR1020060099008
申请日：2006-10-11
Applicant: 한국과학기술원
IPC: H03M1/66
Abstract: 오프셋 검출 회로는 쉬프트 레지스터, 누산부 및 연산부를 포함한다. 쉬프트 레지스터는 입력 신호를 N 배 오버 샘플링 비율로 디지털 변환한 디지털 변환값을 순차적으로 입력받고 저장한다. 누산부는 디지털 변환값이 입력될 때마다 상기 디지털 변환값들 중 가장 최근의 N 개의 디지털 변환값들을 누산한 누산값을 갱신 및 저장한다. 연산부는 누산값을 기초로 상기 입력 신호의 논리 레벨이 천이되는지 판단하고, 상기 입력 신호의 논리 레벨이 천이하면 상기 누산값을 N으로 나눈 평균치를 직류 오프셋 레벨로 출력한다.
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公开(公告)号：KR101627113B1
公开(公告)日：2016-06-03
申请号：KR1020140180044
申请日：2014-12-15
Applicant: 한국과학기술원
IPC: H03M13/11
CPC classification number: H03M13/11 , H03M13/1102 , H03M13/1105
Abstract: 최솟값계산기는제1 비교기, 제2 비교기, 제3 비교기및 선택기를포함한다. 제1 비교기는입력데이터값들에포함되는제1 입력데이터값 및제2 입력데이터값 중작은값에해당하는제1 최소데이터값 및큰 값에해당하는제1 최대데이터값을제공한다. 제2 비교기는입력데이터값들에포함되는제3 입력데이터값 및제4 입력데이터값 중작은값에해당하는제2 최소데이터값 및큰 값에해당하는제2 최대데이터값을제공한다. 제3 비교기는제1 최소데이터값 및제2 최소데이터값 중작은값에해당하는제3 최소데이터값 및큰 값에해당하는제3 최대데이터값을제공한다. 선택기는제3 최소데이터값에기초하여제1 최대데이터값 및제2 최대데이터값 중하나를선택한다. 본발명의실시예들에따른최솟값계산기는 LDPC 복호화기에포함되는최솟값을찾는하드웨어의복잡도를감소시킴으로써 LDPC 복호화기를포함하는시스템의복잡도를감소시킬수 있다.
Abstract translation: 本发明涉及包括第一比较器，第二比较器，第三比较器和选择单元的最小值计算器。 第一比较器分别在包括在输入数据值中的第一输入数据值和第二输入数据值之间分别提供对应于较小值和较大值的第一最小数据值和第一最大数据值。 第二比较器在输入数据值中包括的第三输入数据值和第四输入数据值之间分别提供对应于较小值和较大值的第二最小数据值和第二最大数据值。 第三比较器在第一最小数据值和第二最小数据值之间分别提供对应于较小值和较大值的第三最小数据值和第三最大数据值。 选择单元基于第三最小数据值选择第一最大数据值和第二最大数据值中的一个。 因此，根据实施例，最小值计算器能够通过降低硬件查找LDPC解码器中包括的最小值的复杂度来降低包括LDPC解码器的系统的复杂度。
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公开(公告)号：KR101356108B1
公开(公告)日：2014-01-29
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
Abstract: 차량용 실시간 이더넷 네트워크는 각각이 스위치와 적어도 두 개의 전자 제어부(electronic control unit; ECU)들을 구비하는 복수의 로컬 네트워크들; 및 상기 로컬 네트워크로부터의 전역 패킷을 중계하는 스마트 이더넷 스위치를 포함하되, 상기 스마트 이더넷 스위치는 상기 복수의 로컬 네트워크들로부터의 전역 패킷들을 저장하는 프레임 버퍼를 포함하고, 상기 전역 패킷들이 모두 전송된 후에 하나의 통신 주기가 완료되었음을 알리는 사이클 경계 패킷을 상기 복수의 로컬 네트워크들 모두에게 전송한다.
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Patent Agency Ranking16.发明公开
公开(公告)号：KR1020140000993A
公开(公告)日：2014-01-06
申请号：KR1020120069118
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: According to an embodiment of the present invention, a virtual board platform operated in a virtual machine realized on a host machine comprises a virtual processor for decoding a first command set used in an actual system on chip (SOC) into a second command set which can be executed on the host machine, and a plurality of virtual devices controlled by the virtual processor, based on the second command set, therein the virtual devices are mapped to a plurality of physical devices included in the actual SOC, respectively.
Abstract translation: 根据本发明的实施例，在主机上实现的虚拟机中操作的虚拟板平台包括虚拟处理器，用于将实际的片上系统（SOC）中使用的第一命令集解码为第二命令集， 在主机上执行，并且由虚拟处理器控制的多个虚拟设备分别映射到包括在实际SOC中的多个物理设备，其中虚拟设备中的第二命令集合。
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公开(公告)号：KR1020140000989A
公开(公告)日：2014-01-06
申请号：KR1020120069100
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: A method for managing coherence of a plurality of cache memories, which are respectively connected to a plurality of cores provided in a multi-core semiconductor device and respectively include a plurality of cache lines in which data are stored, comprises the steps of: receiving a request signal from one among the cores; extracting a partial tag from an address of the request signal; comparing the extracted partial tag with partial tag sets which are a part of the tag information of a plurality of tag memories which store a copy of tag information and line status information stored in each of the cache memories; and, based on the comparison result, selectively accessing the tag memories and, based on whether a first cache line in which requested data corresponding to the request signal are stored exists, providing the requested data to a second cache line within a cache memory connected to a core which provides the request signal.
Abstract translation: 一种用于管理多个高速缓冲存储器的相干性的方法，其分别连接到设置在多核半导体器件中的多个核，并且分别包括存储数据的多个高速缓存行，包括以下步骤：接收 来自核心之一的请求信号; 从请求信号的地址提取部分标签; 将所提取的部分标签与作为存储在每个高速缓冲存储器中的标签信息和行状态信息的副本的多个标签存储器的标签信息的一部分的部分标签集进行比较; 并且基于比较结果，选择性地访问标签存储器，并且基于存储与请求信号相对应的请求数据的第一高速缓存行是否存在，将所请求的数据提供给连接到的高速缓冲存储器中的第二高速缓存行 提供请求信号的核心。
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公开(公告)号：KR101307792B1
公开(公告)日：2013-09-12
申请号：KR1020110143047
申请日：2011-12-27
Applicant: 한국과학기술원
Abstract: 스토리지 디바이스는 채널별로 그룹화된 복수의 불휘발성 메모리들을 구비하는 저장 매체 및 상기 불휘발성 메모리들을 채널별로 제어하는 SSD 컨트롤러를 포함한다. 상기 SSD 컨트롤러는 하나의 채널에 대한 프로그램 데이터를 병렬로 인코딩하여 상기 하나의 채널에 연결되는 불휘발성 메모리들에 제공하고, 하나의 채널로부터의 독출 데이터를 재인코딩하여 상기 독출 데이터에 대한 패리티 데이터를 생성하고, 상기 패리티 데이터를 이용하여 상기 독출 데이터에 대한 디코딩을 병렬로 수행한다.
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公开(公告)号：KR1020130093811A
公开(公告)日：2013-08-23
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
CPC classification number: H04L12/40071 , H04L49/351 , H04L2012/40273
Abstract: PURPOSE: A real time Ethernet network for vehicle and a vehicle thereof are provided to manage all electronic control units of the inside of the vehicle at high speed in real time through Ethernet by adopting a smart Ethernet switch. CONSTITUTION: Each of multiple local networks (210,220,230,240) is equipped with at least two electronic control units (ECUs) with a switch. A smart Ethernet switch (100) relays an entire region packet from each of the local networks. The smart Ethernet switch includes a frame buffer which stores entire region packets from the multiple local networks. The smart Ethernet switch transmits a cycle boundary packet which informs that one communication cycle is completed after the entire region packets are all transmitted.
Abstract translation: 目的：提供车辆及其车辆的实时以太网网络，通过采用智能以太网交换机，通过以太网实时高速管理车辆内部的所有电子控制单元。 构成：多个本地网络（210,220,230,240）中的每一个都配备有至少两个带开关的电子控制单元（ECU）。 智能以太网交换机（100）中继来自每个本地网络的整个区域分组。 智能以太网交换机包括存储来自多个本地网络的整个区域分组的帧缓冲器。 智能以太网交换机发送周期边界分组，通知在整个区域分组全部传输之后，一个通信周期完成。
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公开(公告)号：KR1020130074929A
公开(公告)日：2013-07-05
申请号：KR1020110143047
申请日：2011-12-27
Applicant: 한국과학기술원
CPC classification number: G11C29/42 , G06F11/1068 , G11C29/36 , H03M13/152
Abstract: PURPOSE: A multi-thread BCH encoder, a BCH decoder, a storage device including the same, and a storage system are provided to correct SSD errors of multiple channels using one encoder and one decoder. CONSTITUTION: A syndrome computation block (410) generates syndrome values by computing a plurality of bits of parity data generated from read data in parallel. A folded Berleykamp-Massey (BM) block (420) generates an error position polynomial based on the syndrome values. A chien search block (430) calculates an error position in parallel based on the error position polynomial. An error corrector corrects errors of the read data based on the error position and outputs the corrected data.
Abstract translation: 目的：提供多线程BCH编码器，BCH解码器，包括该BCH解码器的存储设备和存储系统，以使用一个编码器和一个解码器来校正多个通道的SSD错误。 构成：校正子计算块（410）通过并行计算从读取数据生成的奇偶数据的多个比特来产生校正子值。 折叠的Berleykamp-Massey（BM）块（420）基于综合征值产生错误位置多项式。 ien搜索块（430）基于错误位置多项式并行计算错误位置。 错误校正器根据错误位置校正读取数据的错误并输出校正数据。
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