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公开(公告)号：KR1020030070675A
公开(公告)日：2003-09-02
申请号：KR1020020010166
申请日：2002-02-26
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A method for fabricating a c-axis oriented ZnO thin film using an atomic layer deposition(ALD) method is provided to form a thin film oriented to a c-axis by using a glass substrate of low price and large area at a temperature of 300 deg.C or lower. CONSTITUTION: The substrate is positioned inside a chamber(S101). A zinc precursor is injected to the chamber together with carrier gas so that a zink precursor reactant is absorbed to the substrate(S102). Nitrogen gas or inert gas is injected to remove non-absorbed particles(S103). Oxygen gas is injected(S104). Oxygen precursors are injected to form a zink oxide thin film through a surface chemical reaction(S105). Nitrogen gas or inert gas is injected to eliminate non-absorbed particles and surface chemical byproducts(S106).
Abstract translation: 目的：提供使用原子层沉积（ALD）方法制造c轴取向的ZnO薄膜的方法，以通过使用低价格和大面积的玻璃基板在温度下形成取向为c轴的薄膜 为300℃以下。 构成：衬底位于腔室内（S101）。 将锌前体与载气一起注入到腔室中，使得锌镉前体反应物被吸收到基底上（S102）。 注入氮气或惰性气体以除去未吸收的颗粒（S103）。 注入氧气（S104）。 注入氧前体以通过表面化学反应形成锌氧化物薄膜（S105）。 注入氮气或惰性气体以消除未吸收的颗粒和表面化学副产物（S106）。
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公开(公告)号：KR1019980047268A
公开(公告)日：1998-09-15
申请号：KR1019960065744
申请日：1996-12-14
Applicant: 한국전자통신연구원
Inventor： 강영일
IPC: H01L21/60
Abstract: 본 발명은 반도체 칩의 금속볼 접점 및 그 형성방법에 관한 것으로, 수소 토치에 의하여 금속볼을 생성하고 풀러를 이용하여 금선을 분리하여 1차 돌출 부분을 칩 본딩 패드에 형성하고, 수소 토치에 의하여 풀러상에 만들어진 금속볼을 풀러를 뒤집어 1차 본딩 돌출 부분에 2차 돌출 부분을 접착하여 금속볼 접점을 2층 구조로 형성한다.
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公开(公告)号：KR100713121B1
公开(公告)日：2007-05-02
申请号：KR1020050089724
申请日：2005-09-27
Applicant: 한국전자통신연구원
IPC: H01L21/60
CPC classification number: H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/50 , H01L2224/05568 , H01L2224/05573 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06541
Abstract: 본 발명은 칩과 이를 이용한 칩 스택 및 그 제조방법에 관한 것으로, 웨이퍼상에 형성된 적어도 하나 이상의 패드와 상기 패드의 저면이 노출되도록 상기 웨이퍼를 관통하는 비아홀에 상기 웨이퍼의 저면으로부터 일정한 두께까지 돌출되도록 형성된 금속층을 포함하는 복수개의 칩이 적층되되, 상기 각 칩의 패드와 금속층이 서로 마주보도록 접합되어 적층함으로써, 칩의 제조공정이 간편해지고 칩의 성능을 향상시켜줄 뿐만 아니라 칩 스택 시 풋 프린트(foot print)가 작아지는 효과가 있다.
칩 스택, 웨이퍼, 패드, 비아홀, 플립칩, 범프, 풋 프린트-
公开(公告)号：KR100696190B1
公开(公告)日：2007-03-20
申请号：KR1020050027862
申请日：2005-04-04
Applicant: 한국전자통신연구원
CPC classification number: H01L24/81
Abstract: 본 발명은 플립 칩 본딩방법에 관한 것으로, 반도체 칩의 패드 상에 금속범프를 형성하는 단계와, 상기 금속범프의 말단에 소정두께의 전도성 접착제를 형성하는 단계와, 열 접합공정을 통해 상기 반도체 칩을 미리 마련된 반도체 기판의 패드에 접합시키는 단계를 포함함으로써, 원가가 절감되고 공정이 간편해질 뿐만 아니라 열 방출이 원활하게 할 수 있는 효과가 있다.
플립 칩, 반도체 기판, 반도체 칩, 전도성 접착제, 실버 에폭시, 이방 전도성 필름(ACF), 금속범프-
公开(公告)号：KR100634214B1
公开(公告)日：2006-10-16
申请号：KR1020050067875
申请日：2005-07-26
Applicant: 한국전자통신연구원
Inventor： 강영일
IPC: H01L21/60
Abstract: A wire bonding method in a high frequency communication circuit is provided to minimize an insertion loss and a reflection loss in an aiming frequency cut-off band by forming a band pass filter composed of a wire inductance component and a capacitor component using first and second wires crossing. A wire bonding method in a high frequency communication circuit is used for connecting signal lines(210) with ground lines(220), respectively. The signal lines are connected with a first wire(230). The ground lines are connected with a second wire(240). The first and second wires intersect with each other. The signal line and the ground line are made of a metal pattern.
Abstract translation: 提供一种高频通信电路中的引线接合方法，以通过使用第一和第二导线形成由导线电感部件和电容器部件组成的带通滤波器来使瞄准频率截止带中的插入损耗和反射损耗最小化 交叉。 高频通信电路中的引线键合方法分别用于将信号线（210）与接地线（220）连接。 信号线与第一导线（230）连接。 地线与第二导线（240）连接。 第一和第二导线相互交叉。 信号线和地线由金属图案制成。
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Patent Agency Ranking
公开(公告)号：KR1020040050339A
公开(公告)日：2004-06-16
申请号：KR1020020078149
申请日：2002-12-10
Applicant: 한국전자통신연구원
Inventor： 강영일
Abstract: PURPOSE: A static electricity preventing structure and a method for manufacturing the same are provided to achieve improved stability of electrostatic discharge by using a carbon nanotube as a static electricity preventing member. CONSTITUTION: A static electricity preventing structure comprises a static electricity preventing unit(100) interposed between an input pad(10) and an internal circuit(20). The static electricity preventing unit discharges a static electricity to a power voltage apply unit(VDD) or a ground(GND) when the static electricity is applied. The static electricity preventing unit is a field emission element including a carbon nanotube(130) arranged on a semiconductor substrate(110). The field emission element includes the semiconductor substrate; a cathode electrode(115) formed on the semiconductor substrate; an anode electrode(132) opposed to the cathode electrode; and the carbon nanotube formed on the cathode electrode, and which emits electrons when an electric field is formed between the cathode electrode and the anode electrode.
Abstract translation: 目的：提供一种静电防止结构及其制造方法，以通过使用碳纳米管作为防静电构件来实现静电放电的稳定性提高。 构成：静电防止结构包括插入在输入焊盘（10）和内部电路（20）之间的防静电单元（100）。 当施加静电时，静电防止单元将静电放电到电源施加单元（VDD）或接地（GND）。 静电防止单元是包括布置在半导体衬底（110）上的碳纳米管（130）的场发射元件。 场发射元件包括半导体衬底; 形成在所述半导体衬底上的阴极电极; 与阴极相对的阳极电极; 和形成在阴极电极上的碳纳米管，并且当在阴极电极和阳极电极之间形成电场时发射电子。
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公开(公告)号：KR100513599B1
公开(公告)日：2005-09-09
申请号：KR1020020078149
申请日：2002-12-10
Applicant: 한국전자통신연구원
Inventor： 강영일
Abstract: 반도체 칩내에 집적할 수 있으며, 기생 캐패시터에 의한 고주파 손실을 방지할 수 있는 정전기 방지 구조체 및 그 제조방법을 개시한다. 개시된 본 발명은 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 정전기 방지부를 포함하는 정전기 방지 구조체로서, 상기 정전기 방지부는 반도체 기판상에 집적된, 탄소 나노 튜브를 포함하는 전계 방출 소자이다. 이때, 탄소 나노 튜브는 화학 증착법에 의하여 형성되어 반도체 기판상에 집적이 가능해진다.
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公开(公告)号：KR1020050037886A
公开(公告)日：2005-04-25
申请号：KR1020030073166
申请日：2003-10-20
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 리프트오프 방법을 이용함에 따른 재현성 저하를 개선시키는데 적합한 화합물반도체소자의 금속배선 형성 방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 접착력 강화를 위한 티타늄(Ti)과 전기도금을 위한 시드 역할을 하는 금(Au)을 순차적으로 형성하는 단계, 상기 금(Au) 상에 금속배선예정영역을 오픈시키는 감광막패턴을 형성하는 단계, 상기 금속배선예정영역에 금속배선 역할을 하는 금(Au)을 전기도금법으로 형성하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 티타늄, 금 및 금속배선용 금의 순서로 적층된 금속배선구조를 형성하기 위해 불산용액을 이용하여 습식식각하는 단계를 포함하여, 리프트오프방법이 아닌 습식식각법을 이용하므로써 재현성이 우수하면서 깨끗한 금속배선을 형성할 수 있는 효과가 있다.
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公开(公告)号：KR1020040044615A
公开(公告)日：2004-05-31
申请号：KR1020020072689
申请日：2002-11-21
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A heterojunction bipolar transistor having an emitter ledge and a fabricating method thereof are provided to form correctly a size of the emitter ledge by using the remaining emitter layer of the desired thickness as an emitter ledge layer. CONSTITUTION: A sub-collector layer(205), a collector layer, a base layer, an emitter layer, and an emitter cap layer are continuously grown on a chemical compound semiconductor substrate(200). An emitter electrode(230) is formed on the emitter cap layer. An emitter mesa is defined by etching the emitter cap layer and a part of the emitter layer. A dielectric layer(250) is formed on the entire surface of the chemical compound semiconductor substrate including a lateral side of the emitter mesa. An emitter ledge is formed and a base layer is exposed by etching the dielectric layer and the remaining emitter layer. A base electrode(270) is formed on the exposed base layer. A base-collector mesa(280) is formed by etching the dielectric layer, the remaining emitter layer, the base layer, and the collector layer. A collector electrode(290) is formed on the sub-collector layer.
Abstract translation: 目的：提供具有发射极壁的异质结双极晶体管及其制造方法，以通过使用所需厚度的剩余发射极层作为发射极壁缘层，正确地形成发射极壁的尺寸。 构成：在化合物半导体衬底（200）上连续生长副集电极层（205），集电极层，基极层，发射极层和发射极覆盖层。 发射极电极（230）形成在发射极盖层上。 通过蚀刻发射极盖层和发射极层的一部分来限定发射极台面。 在包括发射极台面的侧面的化合物半导体衬底的整个表面上形成介电层（250）。 形成发射极壁，并且通过蚀刻介电层和剩余的发射极层来暴露基底层。 在露出的基底层上形成基极（270）。 通过蚀刻介电层，剩余的发射极层，基极层和集电极层来形成基极集电极台面（280）。 集电极（290）形成在副集电极层上。
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