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公开(公告)号：KR100532564B1
公开(公告)日：2005-12-01
申请号：KR1020040037571
申请日：2004-05-25
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L29/66818
Abstract: 본 발명은 다중 게이트 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 단결정 실리콘 패턴의 형태와 실리콘의 결정 방향에 따른 열산화 속도 차이를 이용하여 유선(∩) 형태의 채널, 점차 증가하는 형태의 확장 영역 및 상승된 구조의 소스 및 드레인을 구현한다. 채널이 유선(∩) 형태로 형성됨으로써 전계의 집중으로 인한 소자의 신뢰성 저하가 방지되며, 채널의 상부와 양 측벽이 게이트 전극으로 둘러싸여지기 때문에 게이트 전압에 의한 전류 구동 능력이 우수해진다. 또한, 크기가 증가된 확장 영역으로 인해 전류 밀집 현상이 방지되며, 상승된 소스 드레인 구조에 의해 소스 및 드레인 직렬 저항이 감소되어 전류 구동 능력이 증대된다.
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公开(公告)号：KR1020050066932A
公开(公告)日：2005-06-30
申请号：KR1020040015070
申请日：2004-03-05
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/78696 , H01L21/0415 , H01L21/28255
Abstract: 본 발명은 균일 두께를 가진 스트레인드 실리콘 채널이 형성가능한 반도체 소자용 기판 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자용 기판 제조방법은 제 1 실리콘 기판 상에 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 에피텍셜 공정으로 차례로 성장하는 단계와, 수소 또는 질소 이온을 상기 제 1 실리콘 기판의 일영역에 주입하여 이온 주입층이 상기 제 1 실리콘 기판을 2개의 영역으로 양분하도록 하는 단계와, 제 1 산화막이 형성된 제 2 실리콘 기판을 상기 제 1 실리콘 기판의 상기 스트레인드 실리콘 채널층이 형성된 면과 대향하도록 서로 부착하는 단계와, 제 1 실리콘 기판과 제 2 실리콘 기판을 이온 주입층을 기준으로 분리하는 단계를 포함한다.
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公开(公告)号：KR1020050064564A
公开(公告)日：2005-06-29
申请号：KR1020030096035
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/30 , G09G2310/027 , G09G2320/0276
Abstract: 본 발명은 디지털 신호를 아날로그 신호로 변환하고 이 변환과정에서 동시에 램프 신호를 생성하는 디지털-아날로그 변환/램프 회로를 구비하는 능동 구동형 EL의 소스 구동회로를 제공한다. 이를 통해 온도나 문턱전압 변동에 무관하고 종래의 램프 회로를 사용하지 않을 수 있어 고집적도가 가능하도록 할 수 있다.
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公开(公告)号：KR1020040046176A
公开(公告)日：2004-06-05
申请号：KR1020020074015
申请日：2002-11-26
Applicant: 한국전자통신연구원
IPC: H01L21/205
Abstract: PURPOSE: An apparatus for manufacturing a semiconductor device and a manufacturing method of the semiconductor device using the same are provided to be capable of effectively forming an insulating layer at a low temperature. CONSTITUTION: An apparatus for manufacturing a semiconductor device is provided with a reaction furnace(20), a wafer support part(40) installed in the reaction furnace for supporting a wafer, a heating part(50) for heating the wafer, a power supply(55) for supplying power to the heating part, and a gas flow part(10) for flowing reaction gas. The apparatus for manufacturing a semiconductor device further includes a plasma generating part(200) for transforming the reaction gas supplied from the gas flow part into ion reticle and supplying the ion reticle into the reaction furnace, and an ion removing part(300) for controlling the excessive flow of the ion reticle into the reaction furnace.
Abstract translation: 目的：提供一种用于制造半导体器件的装置和使用其的半导体器件的制造方法，以能够在低温下有效地形成绝缘层。 构成：半导体装置的制造装置具备反应炉（20），安装在用于支撑晶片的反应炉内的晶片支撑部（40），加热晶片的加热部（50），电源 （55），用于向加热部供电;以及气流部（10），用于使反应气体流动。 本发明的半导体装置的制造装置还包括：等离子体产生部（200），用于将从气体流供给的反应气体变换为离子掩模版并将离子掩模版供给到反应炉中;以及离子去除部（300） 离子掩模版过度流入反应炉。
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公开(公告)号：KR1020040042131A
公开(公告)日：2004-05-20
申请号：KR1020020070288
申请日：2002-11-13
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: PURPOSE: A fabrication method of a field emission device is provided to form a cathode tip by revaporizing a conducting material in case of dry etching process to form a cathode. CONSTITUTION: A fabrication method of a field emission device comprises a step of forming gradually a first conducting layer, a second conducting layer to use a cathode(13a) on a plate(11), a step of forming a mask pattern on the second conducting layer for embodying a cathode shape, a step of etching the second conducting layer of exposing part by using the mask pattern with an etching mask and forming a cathode tip(16) by revaporizing an etched conducting material(13b) at a side wall of the mask pattern and the second conducting layer, a step of forming gradually an insulating layer and a third conducting layer at all top part surface and flattening them by removing the third conducting layer and the insulating layer with a predetermined thickness, and a step of etching an exposed insulating layer with a predetermined depth to expose a part of the cathode tip.
Abstract translation: 目的：提供场致发射器件的制造方法，以在干蚀刻工艺的情况下通过再蒸发导电材料形成阴极尖端以形成阴极。 构成：场致发射器件的制造方法包括逐渐形成第一导电层的步骤，在板（11）上使用阴极（13a）的第二导电层，在第二导电层上形成掩模图案的步骤 用于体现阴极形状的层;通过使用掩模图案用蚀刻掩模蚀刻曝光部分的第二导电层的步骤，并且通过在所述阴极侧壁的侧壁处再蒸发蚀刻的导电材料（13b）形成阴极尖端（16） 掩模图案和第二导电层，在所有顶部表面逐渐形成绝缘层和第三导电层并通过以预定厚度去除第三导电层和绝缘层使它们平坦化的步骤，以及蚀刻 暴露的绝缘层具有预定的深度以暴露阴极尖端的一部分。
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Patent Agency Ranking
公开(公告)号：KR1020030023286A
公开(公告)日：2003-03-19
申请号：KR1020010056434
申请日：2001-09-13
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: PURPOSE: A semiconductor device having a metal wiring layer completely buried in a hole and fabrication method by using a selective nitridation process are provided to prevent generation of a void and a short circuit when the metal line layer is buried into a contact hole or a via hole. CONSTITUTION: A hole(104) and an interlayer dielectric(103) are formed on a semiconductor substrate(101). The first material layer pattern(105a) is formed on an inner wall and a bottom of the hole(104) and the interlayer dielectric(103). The second material layer pattern(109a) is formed on the first material layer pattern(105a). A metal line layer is formed by burying sequentially the first metal layer pattern(111a), the second metal layer pattern(113a), the third metal layer pattern(115a), and the fourth metal layer pattern(117a) into the hole(104).
Abstract translation: 目的：提供一种将金属布线层完全埋入孔中的半导体器件，并且通过使用选择性氮化处理的制造方法来防止当金属线层埋入接触孔或通孔中时产生空隙和短路 孔。 构成：在半导体基板（101）上形成有孔（104）和层间电介质（103）。 第一材料层图案（105a）形成在孔（104）和层间电介质（103）的内壁和底部上。 第二材料层图案（109a）形成在第一材料层图案（105a）上。 通过将第一金属层图案（111a），第二金属层图案（113a），第三金属层图案（115a）和第四金属层图案（117a）依次埋入孔（104）中而形成金属线层 ）。
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公开(公告)号：KR100704146B1
公开(公告)日：2007-04-06
申请号：KR1020050037970
申请日：2005-05-06
Applicant: 한국전자통신연구원
IPC: H01L27/12 , H01L21/265 , H01L21/20 , B82Y10/00
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계와, 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계와, 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계와, 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계와, 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온-
公开(公告)号：KR100609382B1
公开(公告)日：2006-08-08
申请号：KR1020050034401
申请日：2005-04-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 표면에 산화막이 형성되고, 내부에 매립산화막층과 상기 매립산화막층의 하부에 수소매립층을 구비한 컨트롤 웨이퍼를 제작하는 단계와, 상기 컨트롤 웨이퍼의 산화막 상에 핸들 웨이퍼를 접합시키는 단계와, 상기 수소매립층 하부의 컨트롤 웨이퍼를 제거한 후 노출되는 컨트롤 웨이퍼를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 다중의 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，该方法包括在其表面上形成氧化膜，在其中形成埋入氧化膜层， 制造控制晶片的步骤，在控制晶片的氧化物膜上接合处理晶片的步骤，以及在除去氢包埋层下的控制晶片之后除去暴露的控制晶片的步骤， 由于不使用昂贵的化学机械抛光（CMP）工艺，可以制造多个具有相对简单且易于实施的工艺的SOI衬底以及高质量的均匀且超薄的薄膜特性。
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公开(公告)号：KR100609377B1
公开(公告)日：2006-08-08
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，包括以下步骤：（a）在第一晶片上以预定深度形成掩埋氧化物层， （B）在比所述埋入氧化层深的深度处在所述第一晶片上形成氢埋层;（c）将第二晶片接合在所述第一氧化层上;以及 去除掩埋氧化层下的第一晶片以暴露掩埋氧化层和掩埋氧化层之间的第一晶片;（e）去除掩埋氧化层和掩埋氧化层之间的第一晶片， 依次去除在步骤（d）中暴露的第一晶片和掩埋氧化物层;以及（f）去除在步骤（e）中暴露的预定厚度的第一晶片， 现有 该过程是相对简单的，因为成本高，如化学机械抛光（CMP）工艺被施加不使用和容易地进行，并且可以产生具有超薄膜的特性的SOI衬底的影响的高品质和均一性。
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公开(公告)号：KR1020060067104A
公开(公告)日：2006-06-19
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/76251 , H01L21/76243
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온
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