公开(公告)号：KR1019990052165A

公开(公告)日：1999-07-05

申请号：KR1019970071614

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 김욱 ,  권종기 ,  이종렬 ,  오창준 ,  송원철 ,  김경수

IPC: H03L7/00

Abstract: 본 발명은 주파수 합성기의 저잡음 분주 장치에 관한 것으로서, 입력 클록 신호를 일정 시간동안 지연시키도록 하는 시간 지연 회로와, 상기 시간 지연 회로를 통해 시간 지연된 신호를 분주하는 분주기와, 상기 분주기의 출력측에 연결되고, 상기 시간 지연 회로로 입력되는 입력 클록 신호를 클록으로하여 분주기의 입력 신호에 따른 분주기의 지연시간을 제거하는 D-플립플롭을 포함하여 분주기의 전원단 전류성분이 거의 흐르지 않는 시점에서 래치 하게 되므로, 안정된 전원전압에 의하여 출력 지연시간도 안정된 값을 보이게 되며, 래치(latch)에 사용되는 전원전압을 별도의 깨끗한 전원선을 사용함에 의하여 더욱 안정된 동작을 실현할 수 있게 된다는 장점이 있다.

公开(公告)号：KR1019990010039A

公开(公告)日：1999-02-05

申请号：KR1019970032659

申请日：1997-07-14

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 송원철 ,  이종렬 ,  오창준 ,  권종기 ,  김욱 ,  김경수

IPC: H03H9/46

Abstract: 본 발명은 저주파 필터에 관한 것이다. 저주파 차단 필터는, 입력단자와 출력단자 사이에 연결되는 커패시터와, 출력단자에 연결되는 트랜지스터로 구성된 높은 저항 값을 가지는 능동저항을 포함한 필터회로와; 그 필터회로에서 능동저항의 바이어스 전압을 원하는 값으로 맞출 수 있도록 부궤환 기능을 가진 바이어스 회로를 포함한다. 이와는 다른 저주파 차단 필터는, 커패시터의 등가적인 값을 증가시키기 위해, 커패시터를 앰프의 출력과 (-)단자 사이에 연결하고, (+)단자는 입력에 연결된 구조를 갖는 것이다. 또한 본 발명의 저주파 통과 필터는, 트랜지스터로 구성된 능동저항과 커패시터로 구성되어 있으며, 입력단자와 출력단자 사이에는 큰 저항을 가지는 이득이 1인 앰프가 연결되어 있고, 출력단자와 접지 사이에는 커패시터가 연결되어 있어 저주파만을 통과시킨다. 이와는 다른 저주파 통과 필터는, 상기 커패시터의 등가적인 값을 증가시키기 위해 커패시터를 앰프의 입력과 출력 사이에 연결한 구조를 갖는 것이다. 따라서 능동(active) 저항과 앰프를 사용하여 적은 커패시터 C 값을 가지고도 저주파 필터를 칩 안에 내장할 수 있다.

公开(公告)号：KR1019980044115A

公开(公告)日：1998-09-05

申请号：KR1019960062144

申请日：1996-12-05

Applicant: 한국전자통신연구원

Inventor： 이종렬 ,  김욱 ,  권종기 ,  오창준 ,  송원철 ,  김경수

IPC: H03B5/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
CMOS로 구현한 전압제어발진회로.
2. 발명이 해결하려고 하는 기술적 과제
기존의 LC-탱크(tank)의 회로에 새로운 구조의 전압진폭 제어루프와 출력의 공통 모드 피드백 회로를 적용하여 위상 잡음을 줄이고 전력소모도 줄이고자 함.
3. 발명의 해결방법의 요지
소정의 발진전압을 출력하는 LC-텡크 발진부와, 상기 LC-탱크 발진부의 출력을 입력받아 출력 양단의 공통모드 잡음을 제거하는 출력 공통모드 피드백부와, 상기 출력 공통모드 피드백부를 거친 LC-탱크 발진 출력 양단전압 차에 따라 상기 LC-탱크 발진부의 바이어스 전류를 제어함으로 발진전압의 크기를 제어하는 접압 진폭제어부를 구비함.
4. 발명의 중요한 용도
이동통신 시스템용 주파수 합성기에 이용됨.

公开(公告)号：KR1019950022162A

公开(公告)日：1995-07-28

申请号：KR1019930026315

申请日：1993-12-03

Applicant: 한국전자통신연구원

Inventor： 송원철 ,  오창준 ,  이종렬 ,  송방섭

IPC: H03M1/36

Abstract: 본 발명은 커패시터형 전압분배기회로에 관한 것으로서, 종래의 저항방식 전압분배회로에서 여러개의 저항이 연결됨으로써 원하지 않는 전력이 소비되고, 큰 저항을 사용할 때 집적회로내에서의 면적이 커진다는 문제점을 해결하기 위하여 소정의 클력시간에서 소정의 트랜지스터들이 도통되어 하나 이상의 커패시터에 의해서 분배되어 소정의 전압을 얻으므로써 저전력 및 고정밀의 전압분배회로를 얻을 수 있다.

公开(公告)号：KR1019950022044A

公开(公告)日：1995-07-26

申请号：KR1019930027340

申请日：1993-12-11

Applicant: 한국전자통신연구원

Inventor： 송원철 ,  오창준 ,  이종렬 ,  조규형 ,  정동열 ,  이병우

IPC: H03F3/183

Abstract: 본 발명은 큰 슬루레이트(slew rate)를 갖는 연산 중폭기 회로에 관한 것으로, 차동입력에 응답하여 차동출력을 발생하는 주 연산증폭기(10)와, 차동입력이 소 신호 모드인지 또는 대 신호 모드인지를 모니터하는 보조 연산증폭기(20)와, 이 보조 연산증폭기(20)의 출력이 소 신호 모드를 나타내면 오프 상태로 있는 반면 대 신호 모드를 나타내면 큰 전류를 주 연산증폭기(10)로 공급하여 주 연산증폭기(10)내 커패시터(C1,C2)를 충전 및 방전시켜 회로의 슬루레이트를 증가시키는 트렌스 컨덕터(30)를 포함함으로써 회로가 고속으로 동작할 수 있게 한다.

公开(公告)号：KR1019930014585A

公开(公告)日：1993-07-23

申请号：KR1019910024254

申请日：1991-12-24

Applicant: 한국전자통신연구원

Inventor： 오창준 ,  권종기 ,  송원철 ,  김홍주 ,  김대용

IPC: G11C11/40

Abstract: 본 발명은 DRAM(Dynamic Raandom Access Memory)의 센스앰프 회로에서의 센싱동작의 지연시간을 줄이기 위한 고속 센스 앰프회로에 관한 것으로서, 종래의 DRAM 센스 앰프회로는 기생 캐패시턴스로 인해 비트라인 쌍 BL
1 ,
가 선택된 경우에 부하 트랜지스터와 센스앰프군에 의한 센싱시간이 길어져 주앰프가 동작하기전 출력노드의 전압이 충분히 벌어질때까지 기다리는 시간이 길어져 전체 센싱속도가 느려지게 된다.
본 발명은 느려지는 센싱시간을 줄이기 위해 센스앰프군의 부하 트랜지스터쌍을 각 센스앰프마다 따로두고 앰프의 출력노드와 주앰프를 분리하는 스위치 트랜지스터를 둠으로써 쎈스앰프 출력노드에 생기하는 기생 캐피시턴스가 센스앰프에 큰부하로써 작용하는 영향을 없애어 센스앰프의 센싱속도가 빨라지게 하여 좀더 개선된 센싱속도를 얻을 수 있게한 고속센스앰프회로를 제공하는 것이다.

公开(公告)号：KR100263300B1

公开(公告)日：2000-08-01

申请号：KR1019970047174

申请日：1997-09-12

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  이종렬 ,  김욱 ,  김범섭 ,  김경수 ,  박찬홍 ,  오창준 ,  송규상 ,  송원철

IPC: H03J7/00

Abstract: PURPOSE: A tuning circuit in a filter is provided to secure an exact frequency locking property without affect by an external reference voltage value by adopting a frequency locked loop type. CONSTITUTION: A reference voltage supplying circuit(1) consists of two switches(SW1,SW2) respectively operated according to clock signals(pi 1,pi 2). An externally supplied reference voltage(Vref) is transferred to a transconductance control part(2) according to a switch operation of the switches(SW1,SW2). The transconductance control part(2) consists of a transconductor(Gm1), a switch(SW3) operated by the clock signal(pi 2), a capacitor(C) for charging and discharging. The transconductor(Gm1) converts a voltage(V1) from the reference voltage supplying part(1) into a current(i1) according to a tuning signal fed back from an output signal comparing and tuning signal generating circuit(4). The output current(i1) is converted into a voltage(Vo) through the capacitor(C) and the converted voltage is supplied to a sampling part(3). The sampling part(3) consists of a switch(SW4) operated by a clock signal(pi 3) and a capacitor(Cs). The sampling part(3) samples a voltage(Vcs) from the capacitor(Cs) to supply a signal of the same magnitude as the reference voltage to the circuit(4). The circuit(4) consists of two transconductors(Gm2,Gm3) and inverts the reference voltage from the reference voltage supplying part(1). The circuit(4) compares the inverted reference voltage with a signal from the sampling part(3) to generate a final tuning voltage(Vc).

Abstract translation: 目的：提供滤波器中的调谐电路，通过采用锁频环路类型来确保精确的频率锁定特性，而不受外部参考电压值的影响。 构成：参考电压供给电路（1）由分别根据时钟信号（pi 1，pi 2）操作的两个开关（SW1，SW2）组成。 外部提供的参考电压（Vref）根据开关（SW1，SW2）的开关操作被传送到跨导控制部分（2）。 跨导控制部分（2）由跨导体（Gm1），由时钟信号（pi 2）操作的开关（SW3），用于充电和放电的电容器（C））组成。 跨导体（Gm1）根据从输出信号比较和调谐信号生成电路（4）反馈的调谐信号，将基准电压供给部（1）的电压（V1）变换为电流（i1）。 输出电流（i1）通过电容器（C）转换为电压（Vo），转换后的电压被提供给取样部分（3）。 采样部分（3）包括由时钟信号（pi 3）和电容器（Cs）操作的开关（SW4）。 采样部分（3）从电容器（Cs）采样电压（Vcs），以向电路（4）提供与参考电压相同大小的信号。 电路（4）由两个跨导体（Gm2，Gm3）组成，并使参考电压供应部分（1）的参考电压反相。 电路（4）将反相参考电压与来自采样部分（3）的信号进行比较，以产生最终调谐电压（Vc）。

公开(公告)号：KR1019990052176A

公开(公告)日：1999-07-05

申请号：KR1019970071625

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 이종렬 ,  권종기 ,  오창준 ,  김욱 ,  송원철 ,  김경수

IPC: H04B1/40

Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.

公开(公告)号：KR1019980044116A

公开(公告)日：1998-09-05

申请号：KR1019960062145

申请日：1996-12-05

Applicant: 한국전자통신연구원

Inventor： 오창준 ,  김욱 ,  권종기 ,  이종렬 ,  송원철 ,  김경수

IPC: H03K19/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
CMOS 오프셋 트리밍 및 오프셋 발생 회로.
2. 발명이 해결하려고 하는 기술적 과제
CMOS 아날로그 회로에서 발생한 오프셋을 보정하기 위한 최적의 값을 찾아내고, 그 값으로 트리밍하고자 함.
3. 발명의 해결방법의 요지
최적의 오프셋 보정 값을 찾기 위한 데이터나 찾은 값으로 트리밍할 데이터를 입력 클럭에 따라 로드하는 플립플롭(1)과, 상기 플립플롭에 로드된 데이터와 모드 선택신호를 입력받아 해당 모드에서 찾은 최적의 오프셋 보정 값으로 전체회로를 세팅하는 퓨즈회로(3), 및 상기 플립플롭에 로드된 데이터와 퓨즈회로의 출력 데이터 중 동작 모드에 따라 어느 하나를 선택하여 트리밍 출력신호로 출력하는 선택논리 회로(2)를 구비함.
4. 발명의 중요한 용도
믹서(mixer), 아날로그/디지탈 변환기(ADC), OP 앰프 등과 같은 모든 CMOS 아날로그 회로에 이용됨.

公开(公告)号：KR100101136B1

公开(公告)日：1996-06-25

申请号：KR1019930026314

申请日：1993-12-03

Applicant: 한국전자통신연구원

Inventor： 송원철 ,  오창준 ,  이종렬 ,  최해욱 ,  송방섭

IPC: H03K5/22