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公开(公告)号：KR100849926B1
公开(公告)日：2008-08-04
申请号：KR1020070021795
申请日：2007-03-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 티형 게이트 전극을 갖는 부정형 고 전자 이동도 트랜지스터 제조 방법에 관한 것으로서, 에피 성장층이 성장된 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계; 상기 보호막 상에 제1 감광막을 형성한 후, 마스크 패턴을 이용하여 상기 기판의 상부가 노출되도록 상기 제1 감광막과 상기 보호막을 패터닝하는 단계; 상기 보호막 상에 남아있는 상기 제1 감광막을 제거한 후, 상기 기판 전면에 상기 보호막 패턴 폭보다 적은 미세 패턴을 갖는 제2 감광막을 형성하는 단계; 상기 미세 패턴을 이용하여 상기 남겨진 보호막을 식각한 후, 상기 제2 감광막을 제거하는 단계; 상기 기판 전면에 다층 구조의 제3 감광막을 형성한 후, 티자 형태의 게이트 전극이 형성되도록 상기 제3 감광막을 패터닝하는 단계; 상기 미세 패턴으로 식각된 상기 보호막을 통해 상기 기판의 상부를 식각하여 상기 기판 상면에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 기판 전면에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 상기 게이트 전극용 금속을 제거하여 상기 리세스를 통해 상기 기판과 연결되는 티자형 게이트 전극을 형성하는 단계를 포함한다. 이에 따라, 게이트 전극의 안정성을 향상시키고 소자의 활성영역을 보호하며, 티형 게이트의 다리 영역에만 보호막이 남게 하여 기생 캐패시턴스를 감소시킬 수 있다. 또한, 게이트 리세스 식각시 건식 식각 방법을 이용함으로써, 게이트 미세 선폭을 유지하고, 소스 저항을 감소시키고, 게이트-소스 및 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있다.
부정형 고 전자 이동도 트랜지스터, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성 이온 식각, 유도 결합 플라즈마-
公开(公告)号：KR1020070061074A
公开(公告)日：2007-06-13
申请号：KR1020060041854
申请日：2006-05-10
Applicant: 한국전자통신연구원
IPC: H01L27/04 , H01L27/088
CPC classification number: H03F3/193 , H03F1/3205 , H03F2200/186 , H03F2200/543
Abstract: A power device having a connective structure for compensating a reactance element is provided to improve attenuation of gain and output power due to degradation of a transistor. A plurality of transmission lines have parallel-trapezoidal structure and include input transmission lines(101-108) and output transmission lines(121-128) facing edges in a diagonal direction. A plurality of transistors(110,113,116,119) are connected in parallel to each other by the transmission lines. A plurality of via holes(109,111,112,114,115,117,118,120) are formed at both sides of the transistors to radiate the heat of the transistors to the outside.
Abstract translation: 提供具有用于补偿电抗元件的连接结构的功率器件，以改善由于晶体管的劣化引起的增益和输出功率的衰减。 多个传输线具有平行梯形结构，并且包括在对角线方向上面向边缘的输入传输线（101-108）和输出传输线（121-128）。 多个晶体管（110,113,116,119）通过传输线彼此并联连接。 在晶体管的两侧形成多个通孔（109,111,112,114,115,117,118,120），以将晶体管的热量散发到外部。
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公开(公告)号：KR100647459B1
公开(公告)日：2006-11-23
申请号：KR1020050114565
申请日：2005-11-29
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: A method for fabricating a T-type or gamma-type gate electrode is provided to form a step-type hole on an insulation layer easily and stably wherein the upper part of the hole has a width greater than that of the lower part of the hole, by using a photoresist layer having different sensitivity. A first insulation layer(140) is deposited on a semiconductor substrate(100). At least two photoresist layers having different sensitivity are coated on the first insulation layer and are patterned to have openings with different sizes. The first insulation layer is etched by using the photoresist layers as an etch mask to form a step-type hole(175) in which a part of the hole adjacent to the substrate is narrower than the upper part of the hole. After a photoresist layer is formed on the first insulation layer, an opening is formed in a manner that the photoresist layer has a T-type or gamma-type gate head pattern. A gate recess process is performed on the gate pattern. Gate metal(195) is deposited on the gate pattern, and the photoresist layers are removed. The thickness of the first insulation layer is adjusted to control the height of the leg of the gate.
Abstract translation: 提供一种用于制造T型或γ型栅电极的方法，以在绝缘层上容易且稳定地形成阶梯型孔，其中孔的上部的宽度大于孔的下部的宽度 通过使用具有不同灵敏度的光致抗蚀剂层。 第一绝缘层（140）沉积在半导体衬底（100）上。 具有不同灵敏度的至少两个光致抗蚀剂层被涂覆在第一绝缘层上并被图案化以具有不同尺寸的开口。 通过使用光致抗蚀剂层作为蚀刻掩模来蚀刻第一绝缘层以形成台阶型孔（175），其中邻近基板的孔的一部分比孔的上部窄。 在第一绝缘层上形成光致抗蚀剂层之后，以光致抗蚀剂层具有T型或伽马型栅极头图案的方式形成开口。 在栅极图案上执行栅极凹陷处理。 栅极金属（195）沉积在栅极图案上，并且去除光致抗蚀剂层。 调节第一绝缘层的厚度以控制门的腿的高度。
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公开(公告)号：KR100620393B1
公开(公告)日：2006-09-06
申请号：KR1020050104958
申请日：2005-11-03
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L21/335 , H01L29/768
Abstract: 본 발명은 머리 부분이 다리 부분보다 넓은 티(T)형 또는 감마(Γ)형의 미세 게이트 전극을 구비하는 전계효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 식각비가 다른 다층 구조의 절연막을 이용하여 게이트 전극의 머리 부분과 반도체 기판 사이에 보이드를 형성한다. 보이드에 의해 게이트 전극과 반도체 기판 사이의 기생 캐패시턴스가 감소되어 게이트 전극의 머리 부분을 크게 만들 수 있으므로 게이트 저항을 감소시킬 수 있으며, 절연막의 두께를 조절하여 게이트 전극의 높이를 조절할 수 있기 때문에 소자의 성능과 공정의 균일성 및 재현성이 향상될 수 있다.
티(T)형, 감마(Γ)형, 게이트 전극, 기생 캐패시턴스, 절연막, 보이드Abstract translation: 场效应晶体管及其制造方法技术领域本发明涉及一种场效应晶体管及其制造方法，该场效应晶体管具有头部比腿部宽的三通型或伽马（Γ）型的薄栅电极。 在电极的头部和半导体衬底之间形成空隙。 它是由空隙减小了栅电极和半导体衬底能大大使栅电极，能够减少栅极电阻的头部部分之间的寄生电容，能够调节绝缘膜的厚度，以调节所述元件的栅极电极的高度 性能和工艺的一致性和再现性可以得到改善。
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公开(公告)号：KR1020060061627A
公开(公告)日：2006-06-08
申请号：KR1020040100421
申请日：2004-12-02
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/66856 , H01L29/66462 , H01L29/66348
Abstract: 본 발명은 전계효과 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소스-드레인 영역에 오믹금속층을 형성하는 단계와, 상기 결과물의 전체 상부에 절연막 및 다층의 감광막을 형성한 후 상기 오믹금속층 이외의 일측 영역에 최하층의 감광막이 노출되도록 서로 다른 형태의 감광막 패턴을 형성함과 동시에 상기 오믹금속층 이외의 타측 영역에 상기 절연막이 노출되도록 서로 다른 형태의 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용하여 노출된 상기 절연막 및 최하층의 감광막 패턴을 동시에 식각하여 상기 기판 및 상기 절연막을 노출시키는 단계와, 노출된 상기 기판에 리세스 공정을 수행한 후 노출된 상기 절연막을 식각하여 상기 기판을 노출시키는 단계와, 상기 기판 상에 서로 다른 식각 깊이를 갖는 게이트 리세스 영역을 형성한 후 소정의 게이트 금속을 증착하고, 상기 감광막 패턴을 제거하는 단계를 제공함으로써, 서로 다른 문턱전압을 가지는 트랜지스터들을 별도의 마스크 패턴 없이 제조할 수 있어 공정 단계를 감소시킬 수 있으며, 제조비용을 감소시킬 뿐만 아니라 반도체 소자의 안정성 및 생산성을 향상시킬 수 있는 효과가 있다.
전계효과 트랜지스터, 문턱전압, 게이트 리세스, 티형 게이트, 도즈, 노광-
Patent Agency Ranking
公开(公告)号：KR1020060054686A
公开(公告)日：2006-05-23
申请号：KR1020040093330
申请日：2004-11-16
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/66462 , H01L29/7785
Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치-
公开(公告)号：KR100582586B1
公开(公告)日：2006-05-23
申请号：KR1020040089452
申请日：2004-11-04
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷-
公开(公告)号：KR1020060040208A
公开(公告)日：2006-05-10
申请号：KR1020040089452
申请日：2004-11-04
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷-
公开(公告)号：KR1020060034176A
公开(公告)日：2006-04-21
申请号：KR1020040083335
申请日：2004-10-18
Applicant: 한국전자통신연구원
IPC: H03F3/20
Abstract: 본 발명은 무선 통신 시스템에 사용되는 초고주파 증폭기에 관한 것으로, 고주파 신호를 증폭하기 위한 트랜지스터, 입력단자를 통해 제공되는 고주파 신호를 상기 트랜지스터에 정합시키는 입력 정합회로, 상기 트랜지스터로 바이어스 전압을 제공하는 바이어스 공급부, 상기 트랜지스터에서 증폭된 고주파 신호를 출력단자로 전달하는 출력 정합회로를 포함하며, 상기 입력단자와 상기 입력 정합회로, 그리고 상기 출력 정합회로와 상기 출력단자 사이에 스트립 라인들이 캐패시턴스를 갖도록 구성된 DC 블록 및 RF 정합수단이 각각 구비된다. 금속 스트립 라인들로 구성된 DC 블록 및 RF 정합수단은 유전체의 두께 변화에 관계없이 일정한 캐패시턴스 및 높은 안정도를 가진다.
증폭기, 정합수단, 정합회로, 스트립 라인, 캐패시턴스-
公开(公告)号：KR1020170084405A
公开(公告)日：2017-07-20
申请号：KR1020160003289
申请日：2016-01-11
Applicant: 한국전자통신연구원
IPC: H03K17/082 , H03K17/687 , H03K17/10
CPC classification number: H03K17/08104 , H03K17/0822 , H03K17/74
Abstract: 본발명의실시예에따른캐스코드스위치회로는제 1 트랜지스터, 제 2 트랜지스터및 보호회로를포함할수 있다. 제 1 트랜지스터는제 1 제어신호에따라제 1 단자로부터의신호를일 단으로입력받아타 단으로전달할수 있다. 제 2 트랜지스터는제 2 제어신호에응답하여제 1 트랜지스터가전달하는신호를제 2 단자로전달할수 있다. 보호회로는제 1 트랜지스터의게이트와제 2 단자사이에연결될수 있다. 제 1 제어신호는제 2 트랜지스터가통상온 상태로동작하도록제공될수 있다. 제 2 제어신호는제 2 트랜지스터가통상오프상태로동작하도록제공될수 있다.
Abstract translation: 根据本发明实施例的共源共栅开关电路可以包括第一晶体管，第二晶体管和保护电路。 第一晶体管可以根据第一控制信号在一级中接收来自第一端子的信号并将该信号发送到另一端子。 响应于第二控制信号，第二晶体管可以传输第一晶体管传输到第二端子的信号。 保护电路可以连接在第一晶体管的栅极和第二端子之间。 可以提供第一控制信号以使第二晶体管正常工作。 并且可以提供第二控制信号，使得第二晶体管正常地在断开状态下操作。
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