公开(公告)号：MY120978A

公开(公告)日：2005-12-30

申请号：MYPI9800730

申请日：1998-02-20

Applicant: IBM

Inventor： BROWN JEFFERY S ,  GAUTHIER ROBERT J JR ,  TIAN XIAOWEI

IPC: H01L21/336 ,  H01L21/76 ,  H01L21/322 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092

Abstract: THE PREFERRED EMBODIMENT OF THE PRESENT INVENTION OVERCOMES THE LIMITATIONS OF THE PRIOR ART AND PROVIDES A DEVICE AND METHOD TO INCREASE THE LATCH-UP IMMUNITY OF CMOS DEVICES BY REDUCING THE MOBILITY OF CARRIERS BETWEEN THE DEVICES. THE PREFERRED EMBODIMENT USES AN IMPANT (106) FORMED BENEATH TRENCH ISOLATION (102) BETWEEN N-CHANNEL AND P-CHANNEL DEVICES. THIS IMPLANT PREFERABLY COMPRISES RELATIVELY LARGE/HEAVY ELEMETS IMPLANTED INTO THE WAFER(100) BENEATH THE TRENCH ISOLATION. THE IMPLANT ELEMENTS REDUCE THE MOBILITY OF THE CHARGE CARRIERS. THIS INCREASES THE LATCH-UP HOLDING VOLTAGE AND THUS REDUCES THE LIKELIHOOD OF LATCH-UP. THE IMPLANTS CAN BE FORMED WITHOUT THE NEED FOR ADDITIONAL PHOTOLITHOGRAPHY MASKS.FIGURE 4

公开(公告)号：GB2505775B

公开(公告)日：2014-12-24

申请号：GB201314519

申请日：2012-01-20

Applicant: IBM

Inventor： ABOU-KHALIL MICHAEL J ,  GAUTHIER ROBERT J JR ,  LEE TOM C ,  LI JUNJUN ,  SOUVICK MITRA ,  PUTNAM CHRISTOPHER S

IPC: H01L29/66 ,  H01L27/02 ,  H01L29/74 ,  H01L29/861

公开(公告)号：DE112010002791B4

公开(公告)日：2014-03-20

申请号：DE112010002791

申请日：2010-06-17

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  LI JUNJUN ,  GAUTHIER ROBERT J JR ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK

IPC: H01L23/525 ,  H01L21/768 ,  H01L27/02 ,  H01L27/112

Abstract: Schaltkreisstruktur (100), die Folgendes umfasst: eine Sicherung (150) mit einer ersten Leiterschicht (110), mit einer zweiten Leiterschicht (120) auf der ersten Leiterschicht (110) und mit einer dritten Leiterschicht (130) oberhalb der zweiten Leiterschicht (120), wobei die erste Leiterschicht (110) und die dritte Leiterschicht (130) jeweils einen höheren Atomdiffusionswiderstand als die zweite Leiterschicht (120) aufweisen; eine Spannungsquelle (170); und elektrische Verbindungen (161–164) zwischen der Spannungsquelle (170) und der ersten Leiterschicht (110), zwischen der Spannungsquelle (170) und entgegengesetzten Enden (121, 122) der zweiten Leiterschicht (120) und zwischen der Spannungsquelle (170) und der dritten Leiterschicht (130), wobei die Spannungsquelle (170) selektiv gesteuert werden kann, damit -eine Polarität der Spannung an ausgewählten elektrischen Verbindungen (161–164) geändert werden kann, wodurch ein bidirektionaler Elektronenfluss (220, 320, 420, 520) innerhalb der zweiten Leiterschicht (120) und dadurch eine zerstörungsfreie Bildung von entweder Leitungsunterbrechungen (201, 403, 501, 503) oder Kurzschlüssen innerhalb der zweiten Leiterschicht (120) an den Grenzflächen (125, 126) zur ersten Leiterschicht (110) und zur dritten Leiterschicht (130) selektiv gesteuert wird, wodurch reversibel aufgrund diffundierender Atome von den Grenzflächen (125, 126) weg aus den Kurzschlüssen die Leitungsunterbrechungen (201, 403, 501, 503) entstehen.

公开(公告)号：AU2002368525A1

公开(公告)日：2004-07-22

申请号：AU2002368525

申请日：2002-12-20

Applicant: IBM

Inventor： ABADEER WAGDI W ,  BROWN JEFFREY S ,  CHATTY KIRAN V ,  TONTI WILLIAM R ,  GAUTHIER ROBERT J JR ,  FRIED DAVID M ,  RANKIN JED H

IPC: H01L21/82 ,  H01L21/84 ,  H01L23/525 ,  H01L27/06 ,  H01L27/118 ,  H01L27/12 ,  H01L21/44

公开(公告)号：SG60207A1

公开(公告)日：1999-02-22

申请号：SG1998000433

申请日：1998-02-26

Applicant: IBM

Inventor： BROWN JEFFERY S ,  GAUTHIER ROBERT J JR ,  TIAN XIAOWEI

IPC: H01L21/76 ,  H01L21/322 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L21/336

Abstract: The preferred embodiment of the present invention overcomes the imitations of the prior art and provides a device and method to increase the latch-up immunity of CMOS devices by reducing the mobility of carriers between the devices. The preferred embodiment uses an implant formed beneath trench isolation between n-channel and p-channel devices. This implant preferably comprises relatively large/heavy elements implanted into the wafer beneath the trench isolation. The implant elements reduce the mobility of the charge carriers. This increases the latch-up holding voltage and thus reduces the likelihood of latch-up. The implants can be formed without the need for additional photolithography masks.