公开(公告)号：WO2008152026A4

公开(公告)日：2009-04-09

申请号：PCT/EP2008057196

申请日：2008-06-10

Applicant: IBM ,  IBM UK ,  GAUTHIER JR ROBERT ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER STEPHEN ,  MOUSA MAHMOUD

Inventor： GAUTHIER JR ROBERT ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER STEPHEN ,  MOUSA MAHMOUD

IPC: H01L27/02 ,  H01L21/762 ,  H01L29/74

CPC classification number: H01L27/0262

Abstract: A Silicon on Insulator (SOI) Integrated Circuit (IC) chip with devices such as a vertical Silicon Controlled Rectifier (SCR), vertical bipolar transistors, a vertical capacitor, a resistor and/or a vertical pinch resistor and method of making the device(s). The devices are formed in a seed hole through the SOI surface layer and insulator layer to the substrate. A buried diffusion, e.g., N-type, is formed through the seed hole in the substrate. A doped epitaxial layer is formed on the buried diffusion and may include multiple doped layers, e.g., a P-type layer and an N-type layer. Polysilicon, e.g., P-type, may be formed on the doped epitaxial layer. Contacts to the buried diffusion are formed in a contact liner.

Abstract translation: 具有诸如垂直硅控整流器（SCR），垂直双极晶体管，垂直电容器，电阻器和/或垂直钳位电阻器之类的器件的绝缘体上硅（SOI）集成电路（IC）芯片以及制造该器件的方法 S）。 这些器件通过SOI表面层和绝缘体层形成在种子孔中以形成衬底。 通过衬底中的种子孔形成埋入式扩散，例如N型。 掺杂的外延层形成在掩埋扩散区上，并且可以包括多个掺杂层，例如P型层和N型层。 可以在掺杂的外延层上形成例如P型的多晶硅。 到埋置扩散的接触形成在接触衬垫中。

公开(公告)号：EP2130276A4

公开(公告)日：2012-01-18

申请号：EP08744599

申请日：2008-03-28

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  GAUTHIER ROBERT ,  LI HONGMEI ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER S

IPC: H02H9/00 ,  H01L27/02

CPC classification number: H01L27/0277 ,  H01L27/0262 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：WO2008152026A3

公开(公告)日：2009-02-19

申请号：PCT/EP2008057196

申请日：2008-06-10

Applicant: IBM ,  IBM UK ,  GAUTHIER JR ROBERT ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER STEPHEN ,  MOUSA MAHMOUD

Inventor： GAUTHIER JR ROBERT ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER STEPHEN ,  MOUSA MAHMOUD

IPC: H01L27/02 ,  H01L21/762 ,  H01L29/74

CPC classification number: H01L27/0262

Abstract: A Silicon on Insulator (SOI) Integrated Circuit (IC) chip with devices such as a vertical Silicon Controlled Rectifier (SCR), vertical bipolar transistors, a vertical capacitor, a resistor and/or a vertical pinch resistor and method of making the device(s). The devices are formed in a seed hole through the SOI surface layer and insulator layer to the substrate. A buried diffusion, e.g., N-type, is formed through the seed hole in the substrate. A doped epitaxial layer is formed on the buried diffusion and may include multiple doped layers, e.g., a P-type layer and an N-type layer. Polysilicon, e.g., P-type, may be formed on the doped epitaxial layer. Contacts to the buried diffusion are formed in a contact liner.

Abstract translation: 具有诸如垂直硅控制整流器（SCR），垂直双极晶体管，垂直电容器，电阻器和/或垂直钳位电阻器等器件的绝缘体硅（SOI）集成电路（IC）芯片和制造器件的方法（ S）。 器件通过SOI表面层和绝缘体层形成在晶种孔中。 通过衬底中的种子孔形成例如N型的掩埋扩散。 掺杂的外延层形成在掩埋扩散层上，并且可以包括多个掺杂层，例如P型层和N型层。 可以在掺杂的外延层上形成多晶硅，例如P型。 与埋入扩散部的接触形成在接触衬里中。

公开(公告)号：WO2011002612A3

公开(公告)日：2011-03-10

申请号：PCT/US2010038934

申请日：2010-06-17

Applicant: IBM ,  ABOU-KHALIL MICHEL J ,  LEE TOM C ,  LI JUNJUN ,  GAUTHIER ROBERT J JR ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  LI JUNJUN ,  GAUTHIER ROBERT J JR ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK

IPC: H01L21/82 ,  H01L27/02

CPC classification number: G11C17/16 ,  G11C11/5692 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/101 ,  H01L27/112 ,  H01L27/11206 ,  H01L45/085 ,  H01L45/1206 ,  H01L45/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Disclosed are embodiments of an e-fuse programming/re-programming circuit. In one embodiment, the e-fuse (150) has two short high atomic diffusion resistance conductor layers (110, 130) positioned on opposite sides (121, 122) and at a same end (123) of a long low atomic diffusion resistance conductor layer (120). A voltage source (170) is used to vary the polarity and, optionally, the magnitude of voltage applied to the terminals (first terminal = 170/161/110; second terminal = 170/162/130; third terminal = 170/163/proximate end 123 of conductor layer 120; and, fourth terminal = 170/164/distal end 124 of conductor layer 120) in order to control bi-directional flow of electrons within the long conductor layer and, thereby formation of opens and/or shorts at the long conductor layer-short conductor layer interfaces (125, 126). The formation of such opens and/or shorts can be used to achieve different programming states (11, 01, 10, 00). Other circuit structure embodiments incorporate e-fuses (650) with additional conductor layers and additional terminals so as to allow for even more programming states. Also disclosed are embodiments of associated e-fuse programming and re-programming methods.

Abstract translation: 公开了电子熔丝编程/重新编程电路的实施例。 在一个实施例中，电子熔丝（150）具有两个短的高原子扩散电阻导体层（110,130），其位于长的低原子扩散电阻导体（110,130）的相对侧（121,122）上和同一端（123） 层（120）。 使用电压源（170）来改变施加到端子（第一端= 170/161/110;第二端= 170/162/130;第三端= 170/163 / 以控制导体层120的近端123;以及导体层120的第四端子= 170/164 /远端124），以便控制长导体层内电子的双向流动，从而形成开路和/或短路 在长导体层 - 短导体层界面（125,126）处。 这种开路和/或短路的形成可以用来实现不同的编程状态（11,01,10,00）。 其他电路结构实施例将e熔丝（650）与额外的导体层和额外的端子结合，以允许更多的编程状态。 还公开了相关联的电子熔丝编程和重新编程方法的实施例。

公开(公告)号：GB2483612A

公开(公告)日：2012-03-14

申请号：GB201200546

申请日：2010-06-17

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  GAUTHIER JR ROBERT J ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK ,  LI JUNJUN

IPC: H01L21/82 ,  H01L27/02

Abstract: Disclosed are embodiments of an e-fuse programming/re-programming circuit. In one embodiment, the e-fuse (150) has two short high atomic diffusion resistance conductor layers (110, 130) positioned on opposite sides (121, 122) and at a same end (123) of a long low atomic diffusion resistance conductor layer (120). A voltage source (170) is used to vary the polarity and, optionally, the magnitude of voltage applied to the terminals (first terminal = 170/161/110; second terminal = 170/162/130; third terminal = 170/163/proximate end 123 of conductor layer 120; and, fourth terminal = 170/164/distal end 124 of conductor layer 120) in order to control bi-directional flow of electrons within the long conductor layer and, thereby formation of opens and/or shorts at the long conductor layer-short conductor layer interfaces (125, 126). The formation of such opens and/or shorts can be used to achieve different programming states (11, 01, 10, 00). Other circuit structure embodiments incorporate e-fuses (650) with additional conductor layers and additional terminals so as to allow for even more programming states. Also disclosed are embodiments of associated e-fuse programming and re-programming methods.

公开(公告)号：GB2483612B

公开(公告)日：2013-07-10

申请号：GB201200546

申请日：2010-06-17

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  GAUTHIER JR ROBERT J ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK ,  LI JUNJUN

IPC: H01L21/82 ,  H01L27/02

Abstract: In one embodiment of an e-fuse programming/re-programming circuit, the e-fuse has two short high atomic diffusion resistance conductor layers positioned on opposite sides and at a same end of a long low atomic diffusion resistance conductor layer. A voltage source is used to vary the polarity and, optionally, the magnitude of voltage applied to the terminals in order to control bi-directional flow of electrons within the long conductor layer and, thereby formation of opens and/or shorts at the long conductor layer-short conductor layer interfaces. The formation of such opens and/or shorts can be used to achieve different programming states. Other circuit structure embodiments incorporate e-fuses with additional conductor layers and additional terminals so as to allow for even more programming states. Also disclosed are embodiments of associated e-fuse programming and re-programming methods.

公开(公告)号：GB2497704A

公开(公告)日：2013-06-19

申请号：GB201306287

申请日：2011-09-14

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  GAUTHIER JR ROBERT J ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER S

IPC: H01L27/02

Abstract: Bi-directional back-to-back stacked SCRs for high-voltage pin ESD protection, methods of manufacture and design structures are provided. The device includes a symmetrical bi-directional back-to-back stacked silicon controlled rectifier (SCR). An anode (10a) of a first of the back-to-back stacked SCR (10) is connected to an input (30). An anode (20a) of a second of the back-to-back stacked SCR (20) is connected to ground (GND). Cathodes (10b, 20b) of the first and second of the back- to-back stacked SCR are connected together. Each of the symmetrical bi-directional back-to-back SCRs include a pair of diodes (Di, D2) directing current towards the cathodes which, upon application of a voltage, become reverse biased effectively deactivating elements from one of the symmetrical bi-directional back-to-back SCRs while the diodes (D3, D4) of another of the symmetrical bi-directional back-to-back SCRs direct current in the same direction as the reverse biased diodes.

公开(公告)号：DE112011102518T5

公开(公告)日：2013-09-26

申请号：DE112011102518

申请日：2011-09-14

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL ,  GAUTHIER ROBERT J ,  PUTNAM CHRISTOPHER S ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK

IPC: H01L23/60 ,  H01L21/822 ,  H01L29/747

Abstract: Es werden bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCRs für Hochspannungs-Pin-ESD-Schutz, Verfahren zur Fertigung und Konstruktionsstrukturen bereitgestellt. Die Einheit beinhaltet einen symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten, gestapelten siliciumgesteuerten Gleichrichter (SCR). Eine Anode (10a) eines ersten der in Serie gegeneinander geschalteten, gestapelten SCRs (10) ist mit einem Eingang (30) verbunden. Eine Anode (20a) eines zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs (20) ist mit Masse (GND) verbunden. Kathoden (10b, 20b) des ersten und zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs sind miteinander verbunden. Jeder der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs beinhaltet ein Paar Dioden (D1, D2), die den Strom zu den Kathoden lenken, die beim Anlegen einer Spannung in Sperrrichtung vorgespannt werden und Elemente wirksam aus einem der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs deaktivieren, wohingegen die Dioden (D3, D4) eines weiteren der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs den Strom in dieselbe Richtung lenken wie die in Sperrrichtung vorgespannten Dioden.

公开(公告)号：DE112011102518B4

公开(公告)日：2018-09-06

申请号：DE112011102518

申请日：2011-09-14

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL ,  GAUTHIER ROBERT J ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER S

IPC: H01L23/60 ,  H01L21/822 ,  H01L29/747

Abstract: Verfahren zur Herstellung eines Halbleitererzeugnisses, das aufweist:in einem ersten Abschnitt:Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (SOI);zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; undAusbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken; undin einem zweiten Abschnitt angrenzend an den ersten Abschnitt:Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts;Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne in dem ersten Abschnitt; undAusbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.

公开(公告)号：DE112010002791B4

公开(公告)日：2014-03-20

申请号：DE112010002791

申请日：2010-06-17

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  LI JUNJUN ,  GAUTHIER ROBERT J JR ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK

IPC: H01L23/525 ,  H01L21/768 ,  H01L27/02 ,  H01L27/112

Abstract: Schaltkreisstruktur (100), die Folgendes umfasst: eine Sicherung (150) mit einer ersten Leiterschicht (110), mit einer zweiten Leiterschicht (120) auf der ersten Leiterschicht (110) und mit einer dritten Leiterschicht (130) oberhalb der zweiten Leiterschicht (120), wobei die erste Leiterschicht (110) und die dritte Leiterschicht (130) jeweils einen höheren Atomdiffusionswiderstand als die zweite Leiterschicht (120) aufweisen; eine Spannungsquelle (170); und elektrische Verbindungen (161–164) zwischen der Spannungsquelle (170) und der ersten Leiterschicht (110), zwischen der Spannungsquelle (170) und entgegengesetzten Enden (121, 122) der zweiten Leiterschicht (120) und zwischen der Spannungsquelle (170) und der dritten Leiterschicht (130), wobei die Spannungsquelle (170) selektiv gesteuert werden kann, damit -eine Polarität der Spannung an ausgewählten elektrischen Verbindungen (161–164) geändert werden kann, wodurch ein bidirektionaler Elektronenfluss (220, 320, 420, 520) innerhalb der zweiten Leiterschicht (120) und dadurch eine zerstörungsfreie Bildung von entweder Leitungsunterbrechungen (201, 403, 501, 503) oder Kurzschlüssen innerhalb der zweiten Leiterschicht (120) an den Grenzflächen (125, 126) zur ersten Leiterschicht (110) und zur dritten Leiterschicht (130) selektiv gesteuert wird, wodurch reversibel aufgrund diffundierender Atome von den Grenzflächen (125, 126) weg aus den Kurzschlüssen die Leitungsunterbrechungen (201, 403, 501, 503) entstehen.