公开(公告)号：DE112011101277T5

公开(公告)日：2013-05-16

申请号：DE112011101277

申请日：2011-04-05

Applicant: IBM

Inventor： CHUDZIK MICHAEL P ,  HENSON WILLIAM K ,  KWON UNOH

IPC: H01L29/76

Abstract: Das Einstellen eines Schaltschwellenwertes eines Feldeffekttransistors, der ein Hi-K-Gate-Elektroden-Dielektrikum und eine Metall-Gate-Elektrode enthält, wird erreicht und die Schaltschwellenwerte werden zwischen NFETs und PFETs abgestimmt, indem Materialien mit fixierten Ladungen in einer dem Leitungskanal des Transistors benachbarten Zwischenschicht bereitgestellt werden, die zum Anhaften des Hi-K-Materials, je nach Bauart vorzugsweise Hafniumoxid oder HfSiOn, auf einem Halbleitermaterial dient, nicht aber zum Diffundieren des Materials mit fixierten Ladungen in das Hi-K-Material nach dessen Aufbringen. Durch die größere Nähe des Materials mit fixierten Ladungen zu dem Leitungskanal des Transistors wird die Wirksamkeit des Materials mit fixierten Ladungen zum Einstellen des Schwellenwertes aufgrund der Austrittsarbeit der Metall-Gate-Elektrode erhöht, insbesondere wenn sowohl für NFETs als auch PFETs in einem integrierten Schaltkreis ein und dasselbe Metall oder dieselbe Legierung verwendet wird, was der ordnungsgemäßen Abstimmung der Schwellenwerte entgegen stünde.

公开(公告)号：CA2750215A1

公开(公告)日：2010-11-04

申请号：CA2750215

申请日：2010-04-22

Applicant: IBM

Inventor： GREENE BRIAN J ,  CHUDZIK MICHAEL P ,  HAN SHU-JEN ,  HENSON WILLIAM K ,  LIANG YUE ,  MACIEJEWSKI EDWARD P ,  NA MYUNG-HEE ,  NOWAK EDWARD J ,  YU XIAOJUN

IPC: H01L21/71 ,  H01L21/77 ,  H01L27/085 ,  H01L27/098

Abstract: Multiple types of gate stacks (100,..., 600) are formed on a doped semiconductor well. A high dielectric constant (high-k) gate dielectric (30L) is formed on the doped semiconductor well (22, 24). A metal gate layer (42L) is formed in one device area, while the high-k gate dielectric is exposed in other device areas (200, 400, 500, 600). Threshold voltage adjustment oxide layers having different thicknesses are formed in the other device areas. A conductive gate material layer (72L) is then formed over the threshold voltage adjustment oxide layers. One type of field effect transistors includes a gate dielectric including a high-k gate dielectric portion. Other types of field effect transistors include a gate dielectric including a high-k gate dielectric portion and a first threshold voltage adjustment oxide portions having different thicknesses. Field effect transistors having different threshold voltages are provided by employing different gate dielectric stacks and doped semiconductor wells having the same dopant concentration.

公开(公告)号：DE112012004134B4

公开(公告)日：2017-09-07

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L21/336

Abstract: Verfahren zum Fertigen von Transistoreinheiten, das aufweist: Bereitstellen einer Siliciumschicht, die eine Schicht eines Abschirmoxids aufweist, die auf einer oberen Fläche ausgebildet Ist; Aufbringen einer ersten Maskierungsschicht in einer Weise, dass ein erster Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten ersten Abschnitt der Abschirmoxidschicht, um ein erstes mit Kohlenstoff implantiertes Volumen der Siliciumschicht mit einer ersten Kohlenstoffkonzentration auszubilden; Entfernen der ersten Maskierungsschicht; Aufbringen einer zweiten Maskierungsschicht in einer Weise, dass ein zweiter Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten zweiten Abschnitt der Abschirmoxidschicht, um ein zweites mit Kohlenstoff implantiertes Volumen der Siliciumschicht auszubilden, das eine zweite Kohlenstoffkonzentration aufweist, die sich von der ersten Kohlenstoffkonzentration unterscheidet; Entfernen der zweiten Maskierungsschicht; und ...

公开(公告)号：GB2497060B

公开(公告)日：2013-10-09

申请号：GB201305909

申请日：2011-07-27

Applicant: IBM

Inventor： RIM KERN ,  HENSON WILLIAM K ,  LIANG YUE ,  WANG XINLIN

IPC: H01L29/06

Abstract: A semiconductor structure including a p-channel field effect transistor (pFET) device located on a surface of a silicon germanium (SiGe) channel is provided in which the junction profile of the source region and the drain region is abrupt. The abrupt source/drain junctions for pFET devices are provided in this disclosure by forming an N- or C-doped Si layer directly beneath a SiGe channel layer which is located above a Si substrate. A structure is thus provided in which the N- or C-doped Si layer (sandwiched between the SiGe channel layer and the Si substrate) has approximately the same diffusion rate for a p-type dopant as the overlying SiGe channel layer. Since the N- or C-doped Si layer and the overlying SiGe channel layer have substantially the same diffusivity for a p-type dopant and because the N- or C-doped Si layer retards diffusion of the p-type dopant into the underlying Si substrate, abrupt source/drain junctions can be formed.

公开(公告)号：DE112011103483T5

公开(公告)日：2013-07-25

申请号：DE112011103483

申请日：2011-07-27

Applicant: IBM

Inventor： WANG XINLIN ,  HENSON WILLIAM K ,  RIM KERN ,  LIANG YUE

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird eine Halbleiterstruktur bereitgestellt, welche eine p-Kanal-Feldeffekttransistor(pFET)-Einheit aufweist, die auf einer Fläche eines Siliciumgermanium(SiGe)-Kanals 14 angeordnet ist, in welcher das Übergangsprofil der Source-Zone und der Drain-Zone 26 abrupt ist. Die abrupten Source/Drain-Übergänge für pFET-Einheiten werden in der vorliegenden Offenbarung durch Bilden einer N- oder C-dotierten Si-Schicht 16 direkt unterhalb einer SiGe-Kanal-Schicht 14 bereitgestellt, welche über einem Si-Substrat 12 angeordnet ist. So wird eine Struktur bereitgestellt, in welcher die N- oder C-dotierte Si-Schicht 16 (zwischen der SiGe-Kanal-Schicht und dem Si-Substrat angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs wie die darüber liegende SiGe-Kanal-Schicht aufweist. Da die N- oder C-dotierte Si-Schicht und die darüber liegende SiGe-Kanal-Schicht 14 im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht 16 die Diffusion des Dotierstoff des p-Typs in das darunter liegende Si-Substrat verzögert, können abrupte Source/Drain-Übergänge gebildet werden.

公开(公告)号：DE112011103483B4

公开(公告)日：2015-02-05

申请号：DE112011103483

申请日：2011-07-27

Applicant: IBM

Inventor： WANG XINLIN ,  HENSON WILLIAM K ,  RIM KERN ,  LIANG YUE

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/10 ,  H01L29/78

Abstract: Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bereitstellen einer Struktur, welche ein Si-Substrat 12, eine N- oder C-dotierte Si-Schicht 16, die auf einer oberen Fläche des Si-Substrats angeordnet ist, und eine SiGe-Kanal-Schicht 14 umfasst, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist; Bilden eines pFET-Gate-Stapels 18 auf einer oberen Fläche der SiGe-Kanal-Schicht; und Bilden einer Source-Zone und einer Drain-Zone 26 in einem Abschnitt der SiGe-Schicht, einem Abschnitt der N- oder C-dotierten Si-Schicht 16' und an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs, wobei die Source-Zone und die Drain-Zone ein abruptes Übergangsprofil aufweisen.

公开(公告)号：GB2492705B

公开(公告)日：2014-07-23

申请号：GB201219010

申请日：2011-04-05

Applicant: IBM

Inventor： CHUDZIK MICHAEL P ,  HENSON WILLIAM K ,  KWON UNOH

IPC: H01L29/66 ,  H01L21/8234 ,  H01L27/085 ,  H01L29/78

公开(公告)号：BRPI0807243A2

公开(公告)日：2014-06-17

申请号：BRPI0807243

申请日：2008-02-06

Applicant: IBM

Inventor： CHIDAMBAR-RAO DURESETI ,  LIU YAOCHENG ,  HENSON WILLIAM K

IPC: H01L21/00

Abstract: A method is provided for fabricating a field effect transistor ("FET") having a channel region in a semiconductor-on-insulator ("SOI") layer of an SOI substrate. Desirably, in such method, a sacrificial stressed layer is formed to overlie a first portion of an active semiconductor region but not overlie second portion of the active semiconductor region which shares a common boundary with the first portion. After forming trenches in the SOI layer, the SOI substrate is heated with the stressed layer thereon sufficiently to cause the stressed layer to relax, thereby causing the stressed layer to apply a first stress to the first portion and to apply a second stress to the second portion. For example, when the first stress is tensile, the second stress is compressive, or the first stress can be compressive when the second stress is tensile. Desirably, the stressed layer is then removed to expose the first and second portions of the active semiconductor region. Desirably, the field effect transistor ("FET") is formed to include (i) a source region in the first portion, (ii) a drain region in the first portion, and (iii) a channel region in the second portion.

公开(公告)号：GB2497060A

公开(公告)日：2013-05-29

申请号：GB201305909

申请日：2011-07-27

Applicant: IBM

Inventor： RIM KERN ,  HENSON WILLIAM K ,  LIANG YUE ,  WANG XINLIN

IPC: H01L29/06

Abstract: A semiconductor structure including a p-channel field effect transistor (pFET) device located on a surface of a silicon germanium (SiGe) channel 14 is provided in which the junction profile of the source region and the drain region 26 is abrupt. The abrupt source/drain junctions for pFET devices are provided in this disclosure by forming an N- or C-doped Si layer 16 directly beneath a SiGe channel layer 14 which is located above a Si substrate 12. A structure is thus provided in which the N- or C-doped Si layer 16 (sandwiched between the SiGe channel layer and the Si substrate) has approximately the same diffusion rate for a p-type dopant as the overlying SiGe channel layer. Since the N- or C-doped Si layer and the overlying SiGe channel layer 14 have substantially the same diffusivity for a p-type dopant and because the N- or C-doped Si layer 16 retards diffusion of the p-type dopant into the underlying Si substrate, abrupt source/drain junctions can be formed.

公开(公告)号：GB2492705A

公开(公告)日：2013-01-09

申请号：GB201219010

申请日：2011-04-05

Applicant: IBM

Inventor： CHUDZIK MICHAEL P ,  HENSON WILLIAM K ,  KWON UNOH

IPC: H01L29/66 ,  H01L21/8234 ,  H01L27/085 ,  H01L29/78

Abstract: Adjustment of a switching threshold of a field effect transistor including a gate structure including a Hi-K gate dielectric and a metal gate is achieved and switching thresholds coordinated between NFETs and PFETs by providing fixed charge materials in a thin interfacial layer adjacent to the conduction channel of the transistor that is provided for adhesion of the Hi-K material, preferably hafnium oxide or HfSiON, depending on design, to semiconductor material rather than diffusing fixed charge material into the Hi- K material after it has been applied. The greater proximity of the fixed charge material to the conduction channel of the transistor increases the effectiveness of fixed charge material to adjust the threshold due to the work function of the metal gate, particularly where the same metal or alloy is used for both NFETs and PFETs in an integrated circuit; preventing the thresholds from being properly coordinated.