公开(公告)号：GB2502222B

公开(公告)日：2014-04-09

申请号：GB201314787

申请日：2012-02-20

Applicant: IBM

Inventor： ABERNATHY CHRISTOPHER MICHAEL ,  LE HUNG QUI ,  NGUYEN DUNG QUOC ,  BROWN MARY DOUGLASS ,  KAHLE JAMES ALLAN ,  EISEN SUSAN ELIZABETH

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46

Abstract: A system and process for managing thread execution includes providing two data register sets coupled to a processor and using, by the processor, the two register sets as first-level registers for thread execution. A portion of main memory or cache memory is assigned as second-level registers where the second-level registers serve as registers of at least one of the two data register sets for executing the threads. Data for the threads may be moved between the first-level registers and second-level registers for different modes of thread processing.

公开(公告)号：DE112011100715T8

公开(公告)日：2013-03-28

申请号：DE112011100715

申请日：2011-05-04

Applicant: IBM

Inventor： HALL RONALD ,  SINHAROY BALARAM ,  SILVERA RAUL ESTEBAN ,  LE HUNG QUI

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/38

公开(公告)号：DE112015005597T5

公开(公告)日：2017-09-28

申请号：DE112015005597

申请日：2015-12-16

Applicant: IBM

Inventor： BROWNSCHEIDLE JEFFREY ,  NGUYEN DUNG QUOC ,  DELANEY MAUREEN ANNE ,  CHADHA SUNDEEP ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM

IPC: G06F9/38

Abstract: Eine Ausführungsschicht-Schaltung für einen Prozessorkern hat mehrere parallele Befehlsausführungsschichten und stellt eine flexible und effiziente Verwendung von internen Ressourcen bereit. Die Ausführungsschicht-Schaltung enthält eine Master-Ausführungsschicht zum Empfangen von Befehlen eines ersten Befehlsstroms und eine Slave-Ausführungsschicht zum Empfangen von Befehlen eines zweiten Befehlsstroms und von Befehlen des ersten Befehlsstroms, die eine Ausführungsbreite erfordern, die größer ist als eine Breite der Schicht. Die Ausführungsschicht-Schaltung enthält außerdem eine Steuerlogik, die erkennt, wenn ein erster Befehl des ersten Befehlsstroms die größere Breite hat, und steuert die Slave-Ausführungsschicht zum Reservieren eines ersten Ausgabezyklus zum parallelen Ausgeben des ersten Befehls über die Master-Ausführungsschicht und die Slave-Ausführungsschicht.

公开(公告)号：DE112015004983T5

公开(公告)日：2017-09-07

申请号：DE112015004983

申请日：2015-12-29

Applicant: IBM

Inventor： CHADHA SUNDEEP ,  HRUSECKY DAVID ALLEN ,  NGUYEN DUNG QUOC ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM ,  CORDES ROBERT ALLEN ,  AYUB SALMA

IPC: G06F9/30 ,  G06F9/38

Abstract: Eine Ausführungseinheitsschaltung zur Verwendung in einem Prozessorkern stellt eine effiziente Nutzung von Chipfläche und Energie bereit, indem die Speicheranforderung der einzelnen Einträge in einer Ausgabewarteschlange einer Lade-Speicher-Einheit verringert wird. Die Ausführungseinheitsschaltung beinhaltet eine Umlaufwarteschlange, welche die effektive Adresse der Lade- und Speicher-Operationen sowie die Werte speichert, die durch die Speicher-Operationen gespeichert werden sollen. Eine Warteschlangen-Steuerungslogik steuert die Umlaufwarteschlange und die Ausgabewarteschlange, so dass, nachdem die effektive Adresse einer Lade- oder Speicher-Operation berechnet wurde, die effektive Adresse der Lade-Operation oder der Speicher-Operation in die Umlaufwarteschlange geschrieben wird und die Operation aus der Ausgabewarteschlange entfernt wird, so dass Adressoperanden und andere Werte, die sich in der Ausgabewarteschlange befunden haben, nicht mehr gespeichert werden müssen. Wenn eine Lade- oder Speicher-Operation durch die Cache-Einheit zurückgewiesen wird, wird sie daraufhin aus der Umlaufwarteschlange erneut ausgegeben.

公开(公告)号：SG68662A1

公开(公告)日：1999-11-16

申请号：SG1998000764

申请日：1998-04-20

Applicant: IBM

Inventor： CHEONG HOICHI ,  JORDON PAUL JOSEPH ,  LE HUNG QUI

IPC: G06F9/38

公开(公告)号：BR9801432A

公开(公告)日：1999-06-01

申请号：BR9801432

申请日：1998-04-23

Applicant: IBM

Inventor： CHEONG HOICHI ,  JORDAN PAUL JOSEPH ,  LE HUNG QUI

IPC: G06F9/38

Abstract: During operation of a pipelined data processing system, an interruptible instruction table is used to store target identifiers associated with instructions which may result in speculative execution. During operation of the interruptible instruction table, a pointer, referred to as a completing instruction buffer entry pointer, points to a bottom of the interruptible instruction table if that table includes any instruction. An entry at the bottom of the interruptible instruction table is a next instruction to complete. This entry includes a target identifier, referred to as a non-speculative-non-interruptible TID, may be used to release resources held for all prior executed instructions. The data processing system determines the value of the non-speculative-non-interruptible TID to ensure that order determination is preserved and provides a true speculative execution point.

公开(公告)号：DE112012000965T5

公开(公告)日：2013-11-14

申请号：DE112012000965

申请日：2012-02-20

Applicant: IBM

Inventor： ABERNATHY CHRISTOPHER MICHAEL ,  LE HUNG QUI ,  NGUYEN DUNG QUOC ,  KAHLE JAMES ALLAN ,  EISEN SUSAN ELIZABETH ,  BROWN MARY DOUGLASS

IPC: G06F9/30 ,  G06F9/34 ,  G06F9/38 ,  G06F12/00

Abstract: Ein System und ein Prozess zum Verwalten von Thread-Übergängen kann die Fähigkeit beinhalten, zu ermitteln, dass ein Übergang im Hinblick auf die relative Nutzung von zwei Datenregistersätzen vorzunehmen ist, und auf der Grundlage der Übergangsermittlung zu ermitteln, ob Thread-Daten in mindestens einem der Datenregistersätze auf Register der zweiten Ebene zu verschieben sind. Das System und der Prozess können zudem die Fähigkeit beinhalten, die Thread-Daten auf der Grundlage der Verschiebeermittlung von mindestens einem Datenregistersatz auf Register der zweiten Ebene zu verschieben.

公开(公告)号：DE112011100715T5

公开(公告)日：2013-01-24

申请号：DE112011100715

申请日：2011-05-04

Applicant: IBM

Inventor： HALL RONALD ,  HAROY BALARAM ,  SILVERA RAUL ESTEBAN ,  LE HUNG QUI

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/38

Abstract: Es werden Mechanismen zum Abladen einer Arbeitslast eines Haupt-Thread auf einen Hilfs-Thread bereitgestellt. Die Mechanismen empfangen eine Anweisung eines Haupt-Thread zum Verzweigen zu einem Hilfs-Thread in einer Abrufeinheit eines Prozessors des Datenverarbeitungssystems. Die Anweisung zum Verzweigen zu einem Hilfs-Thread verständigt Hardware des Prozessors, damit diese nach einem bereits erzeugten Leerlauf-Thread sucht, der als Hilfs-Thread verwendet werden kann. Auf Hardware ausgeführte allgegenwärtige Thread-Steuerlogik ermittelt, ob ein oder mehrere bereits erzeugte Leerlauf-Threads zur Verwendung als Hilfs-Thread verfügbar sind. Die auf Hardware ausgeführte allgegenwärtige Thread-Steuerlogik wählt aus dem einen bzw. den mehreren bereits erzeugten Leerlauf-Threads einen Leerlauf-Thread aus, wenn ermittelt wird, dass ein oder mehrere bereits erzeugte Leerlauf-Threads zur Verwendung als Hilfs-Thread verfügbar sind, um dadurch den Hilfs-Thread bereitzustellen. Außerdem lädt die auf Hardware ausgeführte allgegenwärtige Thread-Steuerlogik einen Teil einer Arbeitslast des Haupt-Thread auf einen Hilfs-Thread ab.

公开(公告)号：DE69517753D1

公开(公告)日：2000-08-10

申请号：DE69517753

申请日：1995-04-27

Applicant: IBM

Inventor： IMAI BENJAMIN T ,  LE HUNG QUI ,  NGUYEN DUNG QUOC

IPC: G06F9/38 ,  G06F9/46 ,  G06F9/48

公开(公告)号：SG66457A1

公开(公告)日：1999-07-20

申请号：SG1998000867

申请日：1998-04-17

Applicant: IBM

Inventor： CHEONG HOICHI ,  JORDON PAUL JOSEPH ,  LE HUNG QUI

IPC: G06F9/38 ,  G06F9/30

Abstract: During operation of a pipelined data processing system, an interruptible instruction table is used to store target identifiers associated with instructions which may result in speculative execution. During operation of the interruptible instruction table, a pointer, referred to as a completing instruction buffer entry pointer, points to a bottom of the interruptible instruction table if that table includes any instruction. An entry at the bottom of the interruptible instruction table is a next instruction to complete. This entry includes a target identifier, referred to as a non-speculative-non-interruptible TID, may be used to release resources held for all prior executed instructions. The data processing system determines the value of the non-speculative-non-interruptible TID to ensure that order determination is preserved and provides a true speculative execution point.