公开(公告)号：DE102016122141B4

公开(公告)日：2022-01-20

申请号：DE102016122141

申请日：2016-11-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  DEBIE MARTINA ,  GATTERBAUER JOHANN ,  GROSS THOMAS ,  WEIDGANS BERNHARD

IPC: H01L25/16 ,  H01L33/62

Abstract: Halbleiterbauelement, umfassend:ein in einem Halbleitersubstrat angeordnetes aktives Gebiet;eine oberste Metallebene umfassend Metallleitungen (316, 317), wobei die oberste Metallebene über dem Halbleitersubstrat angeordnet ist;auf einer Hauptoberfläche des Halbleiterbauelements angeordnete Kontaktpads (331A, 331B), wobei die Kontaktpads (331A, 331B) an die Metallleitungen (316, 317) in der obersten Metallebene gekoppelt sind,ein die an der Hauptoberfläche angeordneten Kontaktpads (331A, 331B) trennendes Trenngebiet (322), wobei benachbarte Kontaktpads (331A, 331B) durch einen Abschnitt des Trenngebiets (322) elektrisch voneinander getrennt sind, undzwischen der oberen Metallebene und den Kontaktpads (331A, 331B) angeordnete reflektierende Strukturen (325), wobei jede der reflektierenden Strukturen (325), die sich direkt über dem aktiven Gebiet befindet, einen zugehörigen Abschnitt des die Kontaktpads (331A, 331B) trennenden Trenngebiets vollständig überlappt,wobei die reflektierenden Strukturen (325) eine andere Zusammensetzung als die Kontaktpads (331A, 331B) und die Metallleitungen (316, 317) in der obersten Metallebene umfassen.

公开(公告)号：DE102012110133B4

公开(公告)日：2018-06-28

申请号：DE102012110133

申请日：2012-10-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GRUBER HERMANN ,  GROSS THOMAS ,  MEISER ANDREAS ,  ZUNDEL MARKUS

IPC: H01L21/60 ,  H01L21/301 ,  H01L21/336 ,  H01L21/78 ,  H01L23/482

Abstract: Verfahren zum Ausbilden eines Halbleiterbauelements (100), das Folgendes umfasst:- Bereitstellen eines Wafer (40), der Folgendes umfasst:- ein Halbleitersubstrat (30) mit einer ersten Seite (15) und einer zweiten Seite (16), die gegenüber der ersten Seite (15) angeordnet ist; und- ein Dielektrikumsgebiet (7) auf der ersten Seite (15);- Ausbilden eines weiteren Dielektrikumsgebiets (8) auf der ersten Seite (15);- Montieren des Wafer (40) mit der ersten Seite (15) auf ein Trägersystem (50);- Ätzen eines tiefen vertikalen Grabens (19) von der zweiten Seite (16) durch das Halbleitersubstrat (30) zu dem Dielektrikumsgebiet (7), wodurch ein Halbleitermesagebiet (30a) von dem verbleibenden Halbleitersubstrat (30) isoliert wird;- Ätzen eines Trenngrabens (19a) durch das Halbleitersubstrat (30) bis mindestens nahe an das weitere Dielektrikumsgebiet (8);- Maskieren des Trenngrabens (19a); und- Füllen des tiefen vertikalen Grabens (19) mit einem Dielektrikumsmaterial (6) nach dem Maskieren des Trenngrabens (19a).

公开(公告)号：DE102006023731A1

公开(公告)日：2007-11-22

申请号：DE102006023731

申请日：2006-05-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  BONART DIETRICH ,  MEISER ANDREAS ,  GROSS THOMAS

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/74

Abstract: The structure has a highly doped buried layer (2) formed in parts of a semiconductor substrate (1). A single-crystal semiconductor layer (3) is arranged on the semiconductor substrate and the buried layer. A low trench (5) is filled with an insulating material for forming an insulation trench for electric insulation of regions of the structure. The low trench passes into the substrate and electrically insulates the buried layer. A low impedance contact (21) is formed in the low trench of the insulation trench for contacting the buried layer. An independent claim is also included for a method for manufacturing a semiconductor structure.