公开(公告)号：JP2001177094A

公开(公告)日：2001-06-29

申请号：JP2000341004

申请日：2000-11-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  WERNER CHRISTOPH

IPC: H01L21/335 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/06 ,  H01L29/78 ,  H03K17/16

Abstract: PROBLEM TO BE SOLVED: To provide a MOS transistor that is improved as compared with a conventional technique, and further a driver circuit with such a MOS transistor. SOLUTION: A current-limiting element E1 is provided between a source region S1 and a drain region D1, is adjacent to a gate dielectric GD1 and a channel region KA, and is partially extended with the following gap from the gate electrode GA1. More specifically, the current-limiting element E1 is extended with a gap so that no inversion layer is formed at its one portion when controlling the gate electrode GA1, and is composed as follows. Namely, when the gate electrode GA1 is to be controlled appropriately, at least one portion of charged carriers flowing from the source region S1 to the drain region D1 crosses and passes one portion of the channel region at the region of the part of the current-limiting element E1 where no inversion layer is formed.

公开(公告)号：DE102015121066A1

公开(公告)日：2017-06-08

申请号：DE102015121066

申请日：2015-12-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH

IPC: H01L25/065 ,  H01L21/50 ,  H01L21/66 ,  H01L23/482

Abstract: Eine Halbleiterbaugruppe beinhaltet ein erstes Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche und ein zweites Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche. Die erste Hauptoberfläche des ersten Halbleitersubstrats ist der zweiten Hauptoberfläche des zweiten Halbleitersubstrats zugewandt. Ferner beinhaltet die Halbleiterbaugruppe eine Vielzahl erster Elektroden, die auf der ersten Hauptoberfläche des ersten Halbleiterchips platziert sind, und eine Vielzahl zweiter Elektroden, die auf der zweiten Hauptoberfläche des zweiten Halbleiterchips platziert sind, wobei die ersten Elektroden an den zweiten Elektroden ausgerichtet und mit den zweiten Elektroden durch Zwischenverbindungen verbunden sind. Eine elektrisch leitende Schicht, die mit Löchern perforiert ist, ist zwischen dem ersten Halbleitersubstrat und dem zweiten Halbleitersubstrat platziert und am ersten Halbleitersubstrat und am zweiten Halbleitersubstrat befestigt, wobei die Zwischenverbindungen die Löcher durchdringen. Die elektrisch leitende Schicht ist mit einer Funktionsprüfelektrode der Halbleiterbaugruppe elektrisch verbunden.

公开(公告)号：DE102006015131A1

公开(公告)日：2007-10-11

申请号：DE102006015131

申请日：2006-03-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHWETLICK WERNER ,  HARTNER WALTER ,  GOTTINGER REINHARD ,  BONART DIETRICH

IPC: H01L29/40 ,  H01L21/74

Abstract: The structure has a heavily doped buried layer (2) formed in parts of a semiconductor substrate (1). An epilayer (6) is arranged on the semiconductor substrate and the buried layer, and a sinker contact (3) passes from a surface of the epilayer layer till the buried layer. A trench isolation (4) framing the sinker contact is arranged, and electrically isolates the sinker contact from adjacent areas of the epilayer. An independent claim is also included for a method for producing a semiconductor structure.

公开(公告)号：DE10251319A1

公开(公告)日：2004-05-19

申请号：DE10251319

申请日：2002-11-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ENDERS GERHARD ,  SPITZER ANDREAS ,  BONART DIETRICH

IPC: H01L27/10 ,  H01L27/108

Abstract: Bit lines (BLa,BLb) are formed alternately in two different structural planes (a,b). Every second bit line (BLa) lies on a first structural plane, while every other lies in a second structural plane (b). The bit lines lie oblique to all directions (x,y) along which directly adjacent doping regions are arranged in rows.

公开(公告)号：DE10233916C1

公开(公告)日：2003-08-21

申请号：DE10233916

申请日：2002-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  ENDERS GERHARD ,  VOIGT PETER

IPC: H01L21/8242 ,  H01L29/94 ,  H01L27/108

Abstract: Production of a vertical transistor in the upper section of a trench comprises preparing a single crystalline substrate (2) with a trench (4), lining the lower section of the trench with a storage dielectric (8) and filling with a conducting material (10), forming an auxiliary insulation layer on the conducting material, depositing an epitaxial semiconductor layer (26) on the exposed side walls of the upper section of the trench, removing the auxiliary insulation layer, depositing a thin nitride layer (32) which is thin enough only to partially impair a current flow, filling the trench with a doped further conducting material (34) to form an electrical connection the conducting material and a lower partial section of the epitaxial semiconductor layer, forming a gate dielectric on the exposed regions of the epitaxial semiconductor layer, and forming a gate electrode on the gate dielectric and a doping region in the upper partial region of the epitaxial semiconductor layer. An Independent claim is also included for a semiconductor storage cell having a trench capacitor and a vertical transistor. Preferred Features: The thin nitride layer is 04-0.8 nm thick and separates the further conducting material from the epitaxial semiconductor layer.

公开(公告)号：DE102016122141B4

公开(公告)日：2022-01-20

申请号：DE102016122141

申请日：2016-11-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  DEBIE MARTINA ,  GATTERBAUER JOHANN ,  GROSS THOMAS ,  WEIDGANS BERNHARD

IPC: H01L25/16 ,  H01L33/62

Abstract: Halbleiterbauelement, umfassend:ein in einem Halbleitersubstrat angeordnetes aktives Gebiet;eine oberste Metallebene umfassend Metallleitungen (316, 317), wobei die oberste Metallebene über dem Halbleitersubstrat angeordnet ist;auf einer Hauptoberfläche des Halbleiterbauelements angeordnete Kontaktpads (331A, 331B), wobei die Kontaktpads (331A, 331B) an die Metallleitungen (316, 317) in der obersten Metallebene gekoppelt sind,ein die an der Hauptoberfläche angeordneten Kontaktpads (331A, 331B) trennendes Trenngebiet (322), wobei benachbarte Kontaktpads (331A, 331B) durch einen Abschnitt des Trenngebiets (322) elektrisch voneinander getrennt sind, undzwischen der oberen Metallebene und den Kontaktpads (331A, 331B) angeordnete reflektierende Strukturen (325), wobei jede der reflektierenden Strukturen (325), die sich direkt über dem aktiven Gebiet befindet, einen zugehörigen Abschnitt des die Kontaktpads (331A, 331B) trennenden Trenngebiets vollständig überlappt,wobei die reflektierenden Strukturen (325) eine andere Zusammensetzung als die Kontaktpads (331A, 331B) und die Metallleitungen (316, 317) in der obersten Metallebene umfassen.

公开(公告)号：DE102015100521B4

公开(公告)日：2020-10-08

申请号：DE102015100521

申请日：2015-01-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  HEIGL MARTINA ,  WEIDGANS BERNHARD ,  BORUCKI LUDGER

IPC: H01L23/485 ,  H01L21/60

Abstract: Halbleiterchip (200), umfassend:einen ersten Kontaktbereich (202) und einen zweiten Kontaktbereich (203), die beide auf einer Vorderseite des Halbleiterchips ausgebildet sind;eine Passivierungsschicht (204), die auf der Vorderseite zwischen dem ersten Kontaktbereich und dem zweiten Kontaktbereich angeordnet ist; undeinen Kontaktstapel (210), der auf der Vorderseite des Halbleiterchips ausgebildet ist und eine Mehrzahl von Schichten umfasst, wobei die Mehrzahl von Schichten mindestens eine Schicht und eine weitere Schicht umfassen;wobei die mindestens eine Schicht (212, 213) der Mehrzahl von Schichten von der Passivierungsschicht und Berandungsregionen der Kontaktbereiche, die der Passivierungsschicht benachbart sind, entfernt ist, wodurch die weitere Schicht (211) in der Berandungsregion der Kontaktbereiche und/oder der Passivierungsschicht freiliegend ist; undwobei die weitere Schicht (211) der Mehrzahl von unterschiedlichen Schichten, auf der die mindestens eine Schicht ausgebildet ist, in der Berandungsregion der Kontaktbereiche vorhanden ist, die an die Passivierungsschicht angrenzt, und aus einem Material gebildet ist, welches in dem freiliegenden Abschnitt der weiteren Schicht (211) der Mehrzahl von verschiedenen Schichten als Lotbarriere fungiert und von einem Lotmaterial nicht benetzbar ist; und wobei der Halbleiterchip eine Leistungsdiode oder ein Leistungstransistor ist.

公开(公告)号：DE102013108282B4

公开(公告)日：2018-06-07

申请号：DE102013108282

申请日：2013-08-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH

IPC: H01L27/08 ,  H01L21/283

Abstract: Kondensatoranordnung (700), aufweisend:ein Substrat (702);eine Mehrzahl von Wannen (704), wobei die Wannen (704) in Form von Säulen im Substrat (702) angeordnet sind, wobei benachbarte Wannen (704) einander entgegengesetzte Dotierungstypen haben;eine dielektrische Schicht (706), wobei die dielektrische Schicht (706) über der Mehrzahl von Wannen (704) angeordnet ist;eine Mehrzahl von Elektroden (708), wobei die Elektroden (708) in Form von Reihen auf mindestens einem Bereich der dielektrischen Schicht (706) angeordnet sind, die über der Mehrzahl von Wannen (704) angeordnet ist, und wobei benachbarte Elektroden (708) einander entgegengesetzte Dotierungstypen haben; undeinen ersten Anschlusspunkt, wobei der erste Anschlusspunkt elektrisch mit jeder Wanne (704) der Mehrzahl von Wannen (704) verbunden ist; undeinen zweiten Anschlusspunkt, wobei der zweite Anschlusspunkt elektrisch mit jeder Elektrode (708) der Mehrzahl von Elektroden (708) verbunden ist wobei die Säulen und Reihen orthogonal zueinander angeordnet sind.

公开(公告)号：DE102006023731A1

公开(公告)日：2007-11-22

申请号：DE102006023731

申请日：2006-05-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  BONART DIETRICH ,  MEISER ANDREAS ,  GROSS THOMAS

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/74

Abstract: The structure has a highly doped buried layer (2) formed in parts of a semiconductor substrate (1). A single-crystal semiconductor layer (3) is arranged on the semiconductor substrate and the buried layer. A low trench (5) is filled with an insulating material for forming an insulation trench for electric insulation of regions of the structure. The low trench passes into the substrate and electrically insulates the buried layer. A low impedance contact (21) is formed in the low trench of the insulation trench for contacting the buried layer. An independent claim is also included for a method for manufacturing a semiconductor structure.

公开(公告)号：DE19954344A1

公开(公告)日：2001-06-21

申请号：DE19954344

申请日：1999-11-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  WERNER CHRISTOPH

IPC: H01L21/335 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/06 ,  H01L29/78 ,  H03K17/16 ,  H03K17/567

Abstract: The MOS transistor includes a current limiting element arranged between a source and a drain region, adjacent to a gate dielectric and a channel region of the MOS transistor. The current limiting element extends in part to such a distance from the gate electrode that no inversion layer is developed at this part when the gate electrode is driven. The current limiting element reduces the current through the MOS transistor mainly only when there is a small voltage drop.