公开(公告)号：DE102008030858A1

公开(公告)日：2009-02-05

申请号：DE102008030858

申请日：2008-06-30

Applicant: INFINEON TECHNOLOGIES AG ,  QIMONDA AG

Inventor： PHILIPP JAN BORIS ,  HAPP THOMAS ,  NIRSCHL THOMAS

IPC: G11C29/24 ,  G11C13/02

Abstract: One embodiment of the invention relates to a method for repairing a memory array. In the method, a group of at least one memory cell is dynamically analyzed to determine whether the memory array includes at least one faulty cell that no longer properly stores data. If the group includes at least one faulty cell, at least the at least one faulty cell is associated with at least another cell. Other methods, devices, and systems are also disclosed.

公开(公告)号：DE102010040665B4

公开(公告)日：2021-09-30

申请号：DE102010040665

申请日：2010-09-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DIRSCHERL GERD ,  GAMMEL BERNDT ,  NIRSCHL THOMAS ,  SCHLAZER PHILIP

IPC: G11C13/02 ,  G11C11/00 ,  G11C13/00

Abstract: Vorrichtung zum Blockieren einer elektronischen Vorrichtung, die folgende Merkmale aufweist:eine Einrichtung (110) zum Schalten zwischen zumindest einem ersten, einem zweiten und einem dritten Zustand, wobei die Einrichtung (100) zum Schalten dahin gehend konfiguriert ist, ansprechend auf ein Signal, das zumindest einen vordefinierten Pegel aufweist, von dem zumindest dritten Zustand in den ersten oder in den zweiten Zustand zu schalten;eine Einrichtung (120) zum Verarbeiten, die dahin gehend konfiguriert ist, der Einrichtung (110) zum Schalten ein erstes und ein zweites Signal bereitzustellen, wobei das erste Signal ein Schalten zwischen dem ersten und dem zweiten Zustand bewirkt und das zweite Signal ein Schalten von dem ersten oder von dem zweiten Zustand in den zumindest dritten Zustand bewirkt,und wobei die Einrichtung (120) zum Verarbeiten dahin gehend konfiguriert ist, Signale bis zu einem maximalen Pegel, der unter dem vordefinierten Pegel liegt, bereitzustellen; undeine Einrichtung zum Erfassen eines Versuchs eines unbefugten Zugriffs auf die Einrichtung (120) zum Verarbeiten, wobei die Einrichtung (110) zum Schalten dahin gehend konfiguriert ist, von dem ersten oder von dem zweiten Zustand in den zumindest dritten Zustand zu schalten, falls der Versuch erfasst wird.

公开(公告)号：DE102010000477B4

公开(公告)日：2021-09-30

申请号：DE102010000477

申请日：2010-02-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS

IPC: G11C7/12 ,  G11C16/06 ,  G11C16/24

Abstract: Bitleitungstreiber, aufweisend:einen ersten Treiber (202), aufweisend:• einen Sourceanschluss, der mit einem Hochspannungsversorgungsbus (230) gekoppelt ist, und• einen Drainanschluss, der mit der Bitleitung (BL) gekoppelt ist;einen zweiten Treiber (204), aufweisend:• einen Sourceanschluss, der mit einem Hochspannungs-Rückführungsbus (236) gekoppelt ist, und• einen Drainanschluss, der mit der Bitleitung (BL) gekoppelt ist;einen ersten Vortreiber (208), der mit einem Gateanschluss des ersten Treibers (202) gekoppelt ist,wobei der erste Vortreiber (208) einen mit einem ersten Niederspannungsversorgungsbus (233) gekoppelten Versorgungsknoten und einen mit einem ersten Niederspannungs-Rückführungsbus (232) gekoppelten Masseknoten aufweist; undeinen zweiten Vortreiber (212), der mit einem Gateanschluss des zweiten Treibers (204) gekoppelt ist,wobei der zweite Vortreiber (212) einen mit einem zweiten Niederspannungsversorgungsbus (234) gekoppelten Versorgungsknoten und einen mit einem zweiten Niederspannungs-Rückführungsbus (237) gekoppelten Masseknoten aufweist;wobei der erste Treiber (202) und der zweite Treiber (204) eine erste Art von Transistor aufweisen und der erste Vortreiber (208) und der zweite Vortreiber (212) eine zweite Art von Transistor aufweisen, wobei die erste Art von Transistor eine höhere Nennspannung als die zweite Art von Transistor aufweist,wobei die Versorgung des ersten Vortreibers (208) und des zweiten Vortreibers (212) von der Versorgung des ersten Treibers (202) und des zweiten Treibers (204) entkoppelt sind.

公开(公告)号：DE102008030418B4

公开(公告)日：2018-02-08

申请号：DE102008030418

申请日：2008-06-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS

IPC: G11C13/00 ,  G11C13/02

Abstract: Resistive Speichervorrichtung, die Folgendes aufweist: einen Feldabschnitt (200) aus resistiven Speicherzellen (102), wobei eine resistive Speicherzelle (102) zwischen einem Paar von Bitleitungen (210) gekoppelt ist; und eine mit dem Bitleitungspaar (210) in dem Feldabschnitt (200) verbundene Leseschaltung (206), die so konfiguriert ist, dass sie einen Datenzustand der mit dem jeweiligen Bitleitungspaar (210) verbundenen resistiven Speicherzelle (102) liest, wobei die Leseschaltung (206) einen Vorladeschaltungsabschnitt aufweist, der so konfiguriert ist, dass er eine erste Bitleitung (111) des jeweiligen Bitleitungspaars (210) zum Erreichen einer Vorladespannung (240) vorlädt und eine zweite Bitleitung (112) des Bitleitungspaars (210) durch die mit dem Paar von Bitleitungen (210) gekoppelte Speicherzelle (102) vorlädt, wobei der Vorladeschaltungsabschnitt ferner so konfiguriert ist, dass er die erste Bitleitung (111) des jeweiligen Bitleitungspaars (210) mit einer ersten Geschwindigkeit und die zweite Bitleitung (112) des jeweiligen Bitleitungspaars (210) mit einer zweiten Geschwindigkeit auf der Grundlage von einem oder mehreren der folgenden Parameter vorlädt: einer Ladespannung, eines Widerstands der Vorladeschaltung im Einschaltzustand, einer elektrischen Kapazität der ersten Bitleitung, einer elektrischen Kapazität der zweiten Bitleitung und eines Widerstands der Speicherzelle, wobei die Zeitkonstante TC einer ersten Ladegeschwindigkeit an der ersten Bitleitung (111), wenn sich die Speicherzelle (102) in einem EINSTELL-Zustand befindet, in etwa die Gleiche ist wie eine zweite Ladegeschwindigkeit an der zweiten Bitleitung (112), wenn sich die Speicherzelle (102) im EINSTELL-Zustand befindet, wobei folgende Gleichung gilt: TCSBL = RPR·CBL = TCSBLB = RS·CBLB, undwobei die Zeitkonstante TC der ersten Ladegeschwindigkeit an der ersten Bitleitung (111) und die zweite Ladegeschwindigkeit an der zweiten Bitleitung (112), wenn sich die Speicherzelle (102) im RÜCKSTELL-Zustand befindet, ...

公开(公告)号：DE102005007822B4

公开(公告)日：2014-05-22

申请号：DE102005007822

申请日：2005-02-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  PACHA CHRISTIAN DR ,  SCHULZ THOMAS DR ,  SCHMITT-LANDSIEDEL DORIS PROF DR ,  HOLZ JÜRGEN DR ,  SCHRÜFER KLAUS DR ,  KAKOSCHKE RONALD DR

IPC: H01L27/115

Abstract: Integrierte Schaltungsanordnung (10, 158) mit einem ersten Feldeffekttransistor (T1, T3, T5, T7), der die folgenden Bereiche enthält: einen dotierten ersten Anschlussbereich (S1) eines ersten Dotiertyps, einen undotierten oder gemäß einem vom ersten Dotiertyp verschiedenen zweiten Dotiertyp dotierten Nachbarbereich (20, D3), der an den ersten Anschlussbereich (S1) unter Bildung einer Grenze grenzt und der ein Kanalausbildungsbereich (20) ist, einen elektrisch isolierenden ersten Isolierbereich (GD1, GD3) an der Grenze, und einen ersten Steuerbereich (G1, G3, G7a), der an den ersten Isolierbereich (GD1) grenzt und an der Grenze angeordnet ist, wobei der erste Feldeffekttransistor (T1, T3, T5, T7) ein Tunnel-Feldeffekttransistor (T1, T3, T5, T7) ist, wobei ein an den Nachbarbereich (20) grenzender weiterer Anschlussbereich (D1) vorhanden ist, der gemäß zweitem Dotiertyp dotiert ist, wobei die maximale Dotierstoffkonzentration im weiteren Anschlussbereich (D1) um mindestens eine Zehnerpotenz größer als die maximale Dotierstoffkonzentration im Nachbarbereich (20) ist, einen weiteren Feldeffekttransistor (T2, T4, T6), der einen dotierten dritten Anschlussbereich (S2) und einen dotierten vierten Anschlussbereich (D2) enthält, wobei der dritte Anschlussbereich (S2) und der vierte Anschlussbereich (D2) gemäß dem gleichen Dotiertyp dotiert sind, einen zwischen dem dritten Anschlussbereich (S2) und dem vierten Anschlussbereich (D2) angeordneten undotierten oder gemäß einem anderen Dotiertyp als der dritte Anschlussbereich (S2) dotierten Kanalausbildungsbereich (30, 50), mit einem weiteren Steuerbereich (G2, G4, G6) des weiteren Feldeffekttransistors (T2, T4, T6), mit einem weiteren Isolierbereich (GD2, GD4) des weiteren Feldeffekttransistors (T2, T4, T6), dadurch gekennzeichnet, dass ein Tunnelübergang an der Grenze in Sperrrichtung geschaltet ist.

公开(公告)号：DE102011000542A1

公开(公告)日：2011-08-11

申请号：DE102011000542

申请日：2011-02-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BUKETHAL CHRISTOPH ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

IPC: G11C16/08 ,  G11C8/08

Abstract: Die offenbarte Erfindung stellt eine Struktur und ein Verfahren zum Vergrößern der Betriebsgeschwindigkeit und zum Verringern der Gesamtprogrammierzeit einer Speichermatrix bereit. Bei einer Ausführungsform verringern das hier bereitgestellte Verfahren und die hier bereitgestellte Struktur den maximalen Schreibstromverbrauch zum Schreiben mehrerer Datenbit in eine NVM-Matrix durch Schreiben der Datenbit, die sich eine aktivierte Wortleitung teilen, zu verschiedenen Zeitpunkten (z. B. Aktivieren von mit einer aktivierten Wortleitung assoziierten Bitleitungen zu verschiedenen Zeitpunkten). Spezifisch werden die Schreiboperationen jeweiliger Datenbit, die individuell nur einen Teil des Gesamtschreibfensters der Bit benutzen, verschachtelt, so dass der maximale Schreibstrom jeweiliger Bit zeitlich vom maximalen Schreibstrom eines anderen Bit versetzt ist. Dieses Verschachteln von Datenbit-Schreibfenstern erlaubt es, eine größere Anzahl von Datenbit zu schreiben, ohne Systemspezifikationen (z. B. Maximalstrom) zu überschreiten, wodurch die Gesamtspeicherschreibzeit verringert wird.

公开(公告)号：DE102009057356A1

公开(公告)日：2010-06-17

申请号：DE102009057356

申请日：2009-12-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  ALLERS WOLF ,  NIRSCHL THOMAS ,  BOLLU MICHAEL

IPC: G11C16/10

Abstract: Es werden hier nichtflüchtige Speicher und Verfahren zum Programmieren derselben offenbart. In einem Ausführungsbeispiel umfasst das Verfahren zum Programmieren einer Speicheranordnung das Empfangen einer Reihe von Datenblöcken, wobei jeder Datenblock eine Anzahl von Bits aufweist, die programmiert werden sollen, das Feststellen der Anzahl von Bits, die in einem ersten Datenblock programmiert werden sollen, das Feststellen der Anzahl von Bits, die in einem zweiten Datenblock programmiert werden sollen, und das Schreiben der ersten und der zweiten Datenblöcke parallel in eine Speicheranordnung, wenn die Summe der Anzahl von Bits, die in dem ersten Datenblock und dem zweiten Datenblock programmiert werden sollen, nicht größer als ein maximaler Wert ist.

公开(公告)号：DE102008026089A1

公开(公告)日：2009-12-03

申请号：DE102008026089

申请日：2008-05-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN ,  SOMMER MICHAEL BERNHARD

IPC: G11C13/02

Abstract: The method involves providing a phase change memory array comprising a phase change memory element in row with an access device between an address line e.g. bit line, and a current line. Current produced by the memory element is passed from the address line to the current line. Another current produced by the memory element is passed from the current line to the address line, where the former current corresponds to write operation or read operation and the latter current corresponds to another write operation or another read operation. An independent claim is also included for a memory system, comprising a memory array.

公开(公告)号：DE102005027691B4

公开(公告)日：2007-11-08

申请号：DE102005027691

申请日：2005-06-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HENZLER STEPHAN ,  BERTHOLD JOERG ,  SCHOEBINGER MATTHIAS ,  SCHMITT-LANDSIEDEL DORIS ,  NIRSCHL THOMAS ,  GEORGAKOS GEORG

IPC: G06F1/32

Abstract: The arrangement has a switching on-/ off device (14) for switching on/off of circuit blocks (12, 13), and a detector (16) detecting if a switched off circuit block is activated. A clock controller (15) controls a clock pulse for circuit blocks and interrupts the clock for the blocks for a preset period if the detector detects that the block is activated. The switching on-/off device switches the blocks during the period. An independent claim is also included for a method of activation of a circuit block in an electronic circuit.

公开(公告)号：GB2417131B

公开(公告)日：2006-10-11

申请号：GB0513538

申请日：2005-07-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK-CHUM

IPC: H01L29/70 ,  G11C16/04 ,  H01L27/115 ,  H01L29/861

Abstract: A method of fabricating a memory device in a semiconductor substrate, the device having a memory array having a plurality of memory cell transistors arranged in rows and columns. The method includes forming a plurality of tunneling field effect transistors, forming a first well of the second doping type, forming a second well of the first doping type surrounding the first well, forming a first word line connected to a first row of memory cell transistors, forming a first bit line to control a voltage of doped drain regions of tunneling field effect transistors of a first column of memory cell transistors, and forming a second bit line parallel to the first bit line.