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    CIRCUIT DE DISTRIBUTION D'UN SIGNAL INITIAL A STRUCTURE EN ARBRE PROTEGE CONTRE LES ALEAS LOGIQUES.
    11.
    发明专利
    CIRCUIT DE DISTRIBUTION D'UN SIGNAL INITIAL A STRUCTURE EN ARBRE PROTEGE CONTRE LES ALEAS LOGIQUES. 未知

    公开(公告)号：FR2898223A1

    公开(公告)日：2007-09-07

    申请号：FR0601832

    申请日：2006-03-01

    Applicant: ST MICROELECTRONICS SA

    Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS ,  DE JONG JEAN JACQUES

    IPC: H03K19/003 ,  G06F1/10

    Abstract: L'invention concerne un circuit de distribution d'un signal initial (CLK), comprenant un noeud d'entrée (17) recevant le signal initial, une pluralité de noeuds terminaux (32-47) fournissant chacun au moins un signal résultant à un élément de circuit, et différentes branches (50-57) de connexion entre le noeud d'entrée et la pluralité de noeuds terminaux, auxquelles est connectée une pluralité de noeuds intermédiaires (18-31), caractérisé en ce que chaque branche de connexion est dupliquée, de sorte que chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend deux entrées et deux sorties permettant une double propagation du signal initial vers les noeuds terminaux à travers les branches de connexion dupliquées, chaque noeud terminal recevant deux signaux d'entrée images du signal initial et fournissant le signal initial résultant .-image des signaux d'entrée si lesdits signaux d'entrée sont identiques, ou-inactif si les signaux d'entrée sont différents l'un de l'autre.

    IMPLEMENTATION D'UNE BASCULE PROTEGEE CONTRE DES PICS DE COURANT OU DE TENSION
    12.
    发明专利
    IMPLEMENTATION D'UNE BASCULE PROTEGEE CONTRE DES PICS DE COURANT OU DE TENSION 未知

    公开(公告)号：FR2875350A1

    公开(公告)日：2006-03-17

    申请号：FR0409784

    申请日：2004-09-15

    Applicant: ST MICROELECTRONICS SA

    Inventor： JACQUET FRANCOIS ,  ROCHE PHILIPPE

    IPC: H03K3/356 ,  H01L23/552 ,  H01L23/62 ,  H03K19/003 ,  H03K19/007

    Abstract: Cette bascule comprenant une première porte de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave, et une deuxième porte de transfert de donnée disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds (N1, N2, N3, N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud.Les noeuds (N1, N2, N3, N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire.

    13.
    发明专利
    未知

    公开(公告)号：FR2849260B1

    公开(公告)日：2005-03-11

    申请号：FR0216558

    申请日：2002-12-23

    Applicant: ST MICROELECTRONICS SA

    Inventor： FOURNEL RICHARD ,  VINCENT EMMANUEL ,  BRUYERE SYLVIE ,  CANDELIER PHILIPPE ,  JACQUET FRANCOIS

    IPC: G11C14/00 ,  G11C17/14 ,  G11C11/412 ,  G11C11/417

    Abstract: The memory cell (10) comprises two inverter circuits (14,16) interconnected between the data nodes (N1,N2) so to form a memory circuit (12), two programming transistors (28,30) for implementing an irreversible degradation of the gate oxide layers of transistors (18,18'), and two transistors (32,34) for implementing the functioning of the memory cell after programming. Each inverter circuit (14,16) comprises supplementary MOS transistors (18,20;18',20') connected in series between a supply voltage source (VDD) and the ground circuit (22). Each inverter circuit comprises a p-MOS transistor (18,18') and an n-MOS transistor (20,20'), and the data nodes (N1,N2) are formed between the two transistors, n-MOS and p-MOS. The degraded MOS transistor is a transistor with thin gate oxide layer (GO1). The oxide layer is degraded at least locally so to obtain a variation of current through the transistor at the time of reading the cell. The programming transistors (28,30), or the diodes, are connected between the programming control line (PROG) and the transistors of the inverter circuits. The n-MOS programming transistors (28,30) ensure a selective connection of the gates of the transistors (18,18') to a programming voltage (VREF) at a level sufficient to cause the degradation of the gate oxide layers of the transistors. The inverter circuits are interconnected by the intermediary of a n-MOS transistor (32,34) connected to the control line (SRAM) of functioning the cell as the SRAM cell. The drain and the source electrodes of the transistors (32,34) are connected to the gates of the transistors of the inverter circuits.

    14.
    发明专利
    未知

    公开(公告)号：FR2794301B1

    公开(公告)日：2004-10-08

    申请号：FR9906797

    申请日：1999-05-28

    Applicant: ST MICROELECTRONICS SA

    Inventor： FERRANT RICHARD ,  JACQUET FRANCOIS

    IPC: H02M3/07

    Abstract: At a charging phase, a capacitor (PC) is charged through two complementary charging transistors (TR1, TR2) connected in series to a first terminal (T1) of the capacitor (PC). At a voltage multiplication phase, an input voltage (Vdd) is delivered to the second terminal (T2) of the capacitor and an output voltage (Vout), increased with respect to the input voltage, is recovered at the first terminal (T1) of the, capacitor, and the capacitor is discharged during a discharging phase. During three phases, the substrate (BK2) of the charging transistor (TR2) directly connected to the first terminal (T1) of the capacitor is slaved to the source (S2) of this same charging transistor (TR2), while still keeping the source-substrate junction and the drain-substrate junction of this charging transistor (TR2) reverse-biased.

    Dynamic random-access memory (DRAM) with stage for restoring memory cells, comprising three double-gate p-MOS transistors connected between higher supply voltage and pair of bit lines
    16.
    发明专利
    Dynamic random-access memory (DRAM) with stage for restoring memory cells, comprising three double-gate p-MOS transistors connected between higher supply voltage and pair of bit lines 未知

    公开(公告)号：FR2819091A1

    公开(公告)日：2002-07-05

    申请号：FR0017294

    申请日：2000-12-29

    Applicant: ST MICROELECTRONICS SA

    Inventor： FERRANT RICHARD ,  JACQUET FRANCOIS

    IPC: G11C11/406 ,  G11C11/401 ,  G11C11/402

    Abstract: The memory store comprises a memory array (MA) of cells (2) laid out in rows and columns, where for each column there is a sense amplifier (SA) used in write operation for polarizing a selection of cells to either a supply voltage (Vdd) or to a lower voltage, and in read operation for determining if the level of stored charge is higher or lower than a predetermined level, an isolation stage (3) for separating the memory array from the read/write circuit, and a restoring stage (19) for increasing the charge stored in memory cell beyond the two pre-determined levels. The restoring stage (19) comprises a double-gate p-MOS transistor (P24) connected between a higher supply voltage (VRS) terminal and a node of interconnection of two double-gate p-MOS transistors (P22,P23) whose sources are cross-connected to the gates and constitute the input/output terminals (OUT20,OUT21). The isolation stage (3) comprises two double-gate n-MOS transistors (N10,N11). The precharge stage (16) comprises two double-gate n-MOS transistors (N17,N18). The precharging ad balancing stage (12) for the sense amplifier (SA) comprises three p-MOS transistors (P13,P14,P15) with common gate, where the midpoint of the pair (P13,P14) is connected to the supply voltage (Vdd) terminal and the third transistor (P15) short-circuits the sense amplifier terminals (SA1,SA2). The method for writing data in memory cells includes the polarization of the isolation stage (3) so that it is partially open and the validation of the restoring stage (19). The method for restoring data in memory cell includes the polarization of the isolation stage (3) so that it is completely open, and the validation of the restoring stage (19). The method for controlling the memory cell includes the provision of a control signal (BLPASS) having three levels, where the first level activates the complete opening of the isolation stage, the second level completely inhibits the isolation stage, and the third level activates or inhibits each double-gate n-MOS transistor (N10,N11) according to the state of the sense amplifier input/output terminal (SA1,SA2).

    CELLULE DE MEMOIRE CAM ASSOCIATIVE ET MATRICE DE MEMOIRE CAM CONSTITUEE D'UN RESEAU DE TELLES CELLULES DE MEMOIRE
    20.
    发明专利
    CELLULE DE MEMOIRE CAM ASSOCIATIVE ET MATRICE DE MEMOIRE CAM CONSTITUEE D'UN RESEAU DE TELLES CELLULES DE MEMOIRE 未知

    公开(公告)号：FR2888387A1

    公开(公告)日：2007-01-12

    申请号：FR0507149

    申请日：2005-07-05

    Applicant: ST MICROELECTRONICS SA

    Inventor： JACQUET FRANCOIS ,  DEVOIVRE THIERRY

    IPC: G11C15/04 ,  H01L27/105

    Abstract: Cette cellule de mémoire CAM associative comprend un premier circuit de mémoire comportant des premier et deuxième ensembles de transistors (N1, p1, N2, P2) pour le stockage d'une première et d'une deuxième données à comparer, un deuxième circuit de mémoire comportant des premier et deuxième ensembles de transistors (N3, P3, N4, P4) pour le stockage de données de validation ou d'invalidation et un circuit de comparaison comportant des premier et deuxième ensembles de transistors (N5, N7, N8, N10) assurant respectivement la comparaison des première et deuxième données à comparer avec des première et deuxième données d'entrée sous le contrôle d'un signal de sortie du deuxième circuit de mémoire, les transistors des premier et deuxième ensembles de transistors des circuits de mémoire comprenant chacun un transistor d'un premier type de conductivité et un transistor d'un deuxième type de conductivité, les transistors du deuxième type de conductivité étant implantés dans une même première zone active (ZA1) du substrat semiconducteur.Les premier et deuxième ensembles de transistors du circuit de comparaison sont respectivement implantés dans des zones actives (ZA4, ZA5) distinctes et séparées mutuellement par la première zone active.

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