公开(公告)号：KR1020060014488A

公开(公告)日：2006-02-16

申请号：KR1020040063039

申请日：2004-08-11

Applicant: 삼성전자주식회사

Inventor： 이광희

IPC: H03M1/76

CPC classification number: H03M1/76 ,  H03M2201/30 ,  H03M2201/6107 ,  H03M2201/718 ,  H03M2201/814 ,  H03M2201/932

Abstract: 폴링 타임(falling time)을 감소시킬 수 있는 디지털/아날로그 변환기의 최종 출력단의 스위치 구동회로가 개시된다. 본 발명에 의한 스위치 구동회로는 클록 신호에 응답하여 비반전 입력 신호를 제어하는 제1 모스 트랜지스터, 클록 신호에 응답하여 반전 입력 신호를 제어하는 제2 모스 트랜지스터, 비반전 입력 신호를 반전 출력하여 제1 차동입력신호를 출력하는 제1 씨모스 인버터, 반전 입력 신호를 반전 출력하여 제2 차동입력신호를 출력하는 제2 씨모스 인버터, 제1 및 제2 차동입력신호들을 래치하여 제1 및 제2 래치출력신호를 생성하는 제1 래치 및 비반전 및 반전 입력 신호를 래치하여 제3 및 제4 래치출력신호를 생성하는 제2 래치를 구비한 것을 특징으로 한다.

公开(公告)号：KR1020010026158A

公开(公告)日：2001-04-06

申请号：KR1019990037365

申请日：1999-09-03

Applicant: 엘지전자 주식회사

Inventor： 이우열

IPC: H03M1/06

CPC classification number: H03M1/76 ,  H03M2201/6107 ,  H03M2201/93

Abstract: PURPOSE: A digital/analog converter is provided to obtain 12 bits, high resolution by using the lowest 2-bits as an extension resist-array to output the lower voltage and using the upper 10 bits as the conventional resist-array to output the upper voltage. CONSTITUTION: In a digital/analog converter including a series of resistors(20) which allow a voltage corresponding to a decoded value to be output, an analog voltage correcting unit divides the resistors constructing the resistor series into a plurality of resistor groups for stabilization of output characteristic. The analog voltage correcting unit corrects the voltage of each resistor group to have a uniform voltage variation. The lowest resistor of the resistor series is constructed of an extension resistor series(40) selected by an extension bit.

Abstract translation: 目的：提供数字/模拟转换器，通过使用最低2位作为扩展阻抗阵列来获得12位高分辨率，以输出较低电压，并使用高10位作为常规抗蚀剂阵列输出上层 电压。 构成：在包括允许输出对应于解码值的电压的一系列电阻器（20）的数字/模拟转换器中，模拟电压校正单元将构成电阻器系列的电阻器分成多个电阻器组，以稳定 输出特性。 模拟电压校正单元校正每个电阻组的电压以具有均匀的电压变化。 电阻器系列的最低电阻由扩展位选择的扩展电阻器系列（40）构成。

公开(公告)号：KR1020010003642A

公开(公告)日：2001-01-15

申请号：KR1019990024007

申请日：1999-06-24

Applicant: 에스케이하이닉스 주식회사

Inventor： 배종홍

IPC: H03M1/12

CPC classification number: H03M1/124 ,  H03M2201/6107

Abstract: PURPOSE: An A/D converter and a method thereof are provided to minimize digital converting time and to prevent unnecessary interrupt routine. CONSTITUTION: An A/D converter(40) comprises a first register(44) for storing a digital-converted value, a second register(46) for storing in the subsequent cycle the value stored in the first register, a comparator(48) for comparing values stored in the first and second registers so as to determine whether the values are identical, and an analog-digital converting unit(42) for performing digital-converting to the analog signal, storing the converted signal into the first register, and generating an interrupt signal in accordance with the comparison result of the comparator. The analog-digital converting unit includes a flag(41) in which a flag bit is set in accordance with the comparison result of the comparator. A converting method comprises a first step of digital-converting an analog signal and storing the converted signal, a second step of comparing the current and previous digital-converted values, a third step of generating an interrupt in accordance with the result of comparison performed in the second step when the analog signal is converted.

Abstract translation: 目的：提供A / D转换器及其方法以最小化数字转换时间并防止不必要的中断程序。 构成：A / D转换器（40）包括用于存储数字转换值的第一寄存器（44），用于在随后的周期中存储存储在第一寄存器中的值的第二寄存器（46），比较器（48） 用于比较存储在第一和第二寄存器中的值，以确定值是否相同;以及模数转换单元（42），用于对模拟信号进行数字转换，将转换的信号存储到第一寄存器中，以及 根据比较器的比较结果产生中断信号。 模拟数字转换单元包括根据比较器的比较结果设置标志位的标志（41）。 A转换方法包括对模拟信号进行数字转换并存储转换的信号的第一步骤，比较当前和以前的数字转换值的第二步骤，根据第三步执行的比较结果产生中断的第三步骤 当模拟信号被转换时的第二步。

公开(公告)号：KR101846192B1

公开(公告)日：2018-04-06

申请号：KR1020170083052

申请日：2017-06-30

Applicant: 칩원 테크놀로지(베이징) 컴퍼니 리미티드

Inventor： 루장 ,  팡리아안

IPC: H03M1/66 ,  H03M1/00

CPC classification number: H03M1/66 ,  H03M1/002 ,  H03M2201/6107

Abstract: 본발명은디지털 - 아날로그집적회로및 제어방법을개시하고있으며, 그중 디지털 - 아날로그집적회로는, 클럭신호를생성하는클럭모듈; 상기클럭신호에따라초기화및 일부동작을수행하고, 초기화완성신호, 동작완성신호및 제어신호를생성하는디지털모듈; 상기초기화완성신호, 상기동작완성신호, 상기제어신호및 리셋신호에따라상기클럭모듈에작동신호를제공하고, 상기디지털모듈이초기화와일부동작을완성하기전에상기클럭신호를제어하는작동모듈; 및상기디지털모듈이초기화와일부동작을완성한후 상기클럭신호를제어하는소프트웨어유닛을포함한다. 본발명은클럭모듈의자발적인온(ON)을실현하여회로의전력소비를낮추고활용상의간결성을높일수 있다.

公开(公告)号：KR101810490B1

公开(公告)日：2017-12-20

申请号：KR1020160121385

申请日：2016-09-22

Applicant: 충북대학교 산학협력단

Inventor： 양병도 ,  우기찬 ,  김태우 ,  황선광

IPC: H03M1/38 ,  H03M1/46

CPC classification number: H03M1/38 ,  H03M1/466 ,  H03M2201/2233 ,  H03M2201/6107 ,  H03M2201/8152

Abstract: 본발명은기본크기의브릿지커패시터를가진분리형연속근사아날로그디지털변환기및 이의동작방법에관한것으로서, 아날로그입력전압및 기준전압을수신하고이에응답하여제1 및제2 레벨전압을생성하는아날로그디지털변환기, 상기아날로그디지털변환기로부터제1 및제2 레벨전압을수신하고이들의크기를비교하고, 논리하이(logic high) 또는논리로우(logic low)의비교신호를출력하는비교기, 및상기비교기로부터제공되는비교신호를수신하고이를이용하여디지털비트들의값을결정하는제어로직을포함하여, 연속되는비트열에대응하는아날로그신호를디지털신호로변환하는연속근사아날로그디지털변환기로서, 상기비트열의하위비트를결정하는부분및 상위비트를결정하는부분을브릿지커패시터및 브릿지스위치를통해분리시키고각각의분리된영역에서하위비트및 상위비트를결정함으로써, 브릿지커패시터를기본적인커패시터사이즈(1C)로만들어서정확히구현이가능하며, 추가적인보정회로없이하위비트에서의정확도를향상시킨다.

Abstract translation: 本发明涉及一种分离型逐次逼近模拟 - 数字转换器和操作方法与基本尺寸时，模拟输入电压和所述模拟数字转换器，用于响应于该接收参考电压并产生第一mitje第二电平电压的桥路电容上，则 接收由所述比较器提供比较信号，并且比较器输出一个第一比较信号mitje第二电平电压，用于比较接收到的幅度和此，逻辑高（逻辑高电平），或从模拟数字转换器逻辑低（逻辑低） 并且通过使用这一点，用于确定所述数字位的值的控制逻辑中，对应于一个列的模拟信号的连续比特作为逐次逼近模拟 - 数字转换器，用于转换一个数字信号，该部分与确定的比特序列低位比特的高位比特 由一个桥式电容器和一个桥式开关以及较低位分开 通过确定上部比特，解除了桥电容器只有基本尺寸电容器（1C），可以精确地实现，并改善了精度eseoui较低位而无需额外补偿电路。

公开(公告)号：KR101483954B1

公开(公告)日：2015-01-21

申请号：KR1020130109896

申请日：2013-09-12

Applicant: 광주과학기술원

Inventor： 이병근 ,  김효종 ,  서동환

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/66 ,  H03M2201/6107 ,  H03M2201/6354 ,  H03M2201/814 ,  H03M2201/932

Abstract: 본 발명에 따른 디지털 아날로그 변환기의 고속화장치에는, 디지털신호와 아날로그신호를 서로 변환시키기 위하여 적어도 두 개의 스위칭부가 포함되는 디지털 아날로그 변환기; 및 상기 스위칭부의 저항을 조정하는 캘리브레이션부가 포함되고, 상기 캘리브레이션부에는, 상기 스위칭부와 유사한 제 1 스위치 및 제 2 스위치; 상기 제 1 스위치 및 상기 제 2 스위치의 저항을 비교하는 비교기; 및 상기 비교기의 결과값을 증폭하여 출력하는 증폭기가 포함되고, 상기 증폭기의 출력값은 상기 적어도 두 개의 스위칭부로 각각 입력되어 상기 적어도 두 개의 스위칭부의 저항값을 조정한다. 본 발명에 따르면, 디지털 아나로그 변환기를 고속으로 동작시킬 수 있는 효과를 기대할 수 있다.

Abstract translation: 本发明涉及以高速率操作数字模拟转换器（DAC）的装置和方法。 根据本发明的用于操作DAC的装置包括：数字模拟转换器，其包括用于相互转换数字信号和模拟信号的至少两个开关单元; 以及用于校准开关单元的电阻的校准单元。 校准单元包括：类似于开关单元的第一和第二开关; 比较器，用于比较第一开关的电阻和第二开关的电阻; 以及放大器，通过放大结果值来输出比较器的结果值。 放大器的输出值被输入到至少两个开关单元以校准开关单元的电阻。 根据本发明，可以高速率地操作DAC。

公开(公告)号：KR101321942B1

公开(公告)日：2013-10-28

申请号：KR1020120039957

申请日：2012-04-17

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  김영훈 ,  김대윤

IPC: H03M1/12

CPC classification number: H03M1/1215 ,  H03M1/141 ,  H03M2201/2233 ,  H03M2201/6107

Abstract: PURPOSE: A time interleaved preprocessing amplifying device and a folding-interpolation analog-digital converting device using the same are provided to effectively resolve the problem of speed limit generated by multiple parallel preprocessing amplifying devices. CONSTITUTION: A time interleaved preprocessing amplifying device (210) comprises a sampling amplifying part, a preprocessing amplifying device, and a multiplexer (216). The sampling amplifying part comprises a first sampling amplifying device (211) and a second sampling amplifying device (212) and performs a sample and hold operation with a sampling frequency which is half of the sampling frequency of an analog-digital converting device. The first and second sampling amplifying devices perform a sample and hold operation having the 90 degree of a phase difference. The preprocessing amplifying part performs preprocessing amplification for a signal outputted from the sampling amplifying part. The multiplexer selects a resulting signal outputted from the preprocessing amplifying part. [Reference numerals] (212) Sampling (sample & hold) amplifying device; (214) Preprocessing amplifying device; (216) Multiplexer; (220) Folding amplifying device; (230) Interpolation; (240) Comparing device; (250) Encoder; (AA) Analogue input; (BB) Upper analogue output; (CC,DD) 1/2 sampling frequency; (EE) Lower analogue output; (FF) Sampling frequency; (GG) Digital output

Abstract translation: 目的：提供一种时间交错预处理放大装置和使用其的折叠插值模拟数字转换装置，以有效解决由多个并行预处理放大装置产生的限速问题。 构成：时间交织预处理放大装置（210）包括采样放大部分，预处理放大装置和多路复用器（216）。 采样放大部分包括第一采样放大装置（211）和第二采样放大装置（212），并以采样频率进行采样和保持操作，该采样频率是模拟数字转换装置采样频率的一半。 第一和第二采样放大装置执行具有90度相位差的采样和保持操作。 预处理放大部分对从采样放大部分输出的信号执行预处理放大。 多路复用器选择从预处理放大部分输出的结果信号。 （参考号）（212）取样（取样保持）放大装置; （214）预处理放大装置; （216）多路复用器; （220）折叠放大装置; （230）插值; （240）比较装置; （250）编码器; （AA）模拟输入; （BB）上模拟输出; （CC，DD）1/2采样频率; （EE）较低的模拟输出; （FF）采样频率; （GG）数字输出

公开(公告)号：KR1020090063951A

公开(公告)日：2009-06-18

申请号：KR1020070131490

申请日：2007-12-14

Applicant: 한양대학교 산학협력단

Inventor： 유창식 ,  석지환

IPC: H03M1/12

CPC classification number: H03M1/50 ,  H03M1/0607 ,  H03M1/38 ,  H03M2201/32 ,  H03M2201/6107

Abstract: An analog to digital converter using a delay locked loop and an analog to digital converting method are provided to reduce difference between the delay due to the analog input signal and the delay of the reference signal converting a digital code to analog code by using a successive approximation method and a delay locked loop. A first delay unit(10) receives a first clock signal and delays the first clock signal as much as the first delay time according to the analog input signal. A second delay unit(20) delays the first clock signal as much as the second delay time according to the reference signal converting the N bit digital signal to the analog signal. The N is a positive integer. A compensation unit(300) generates the N bit digital bit to reduce the difference between the first delay time and the second delay time and supplies the reference signal by converting the N bit digital signal to the analog signal. The compensation unit includes a delay error compensation unit and a digital to analog converter.

Abstract translation: 提供了使用延迟锁定环和模数转换方法的模数转换器，以减少由模拟输入信号引起的延迟与通过使用逐次逼近将数字码转换为模拟码的参考信号的延迟之间的差异 方法和延迟锁定环路。 第一延迟单元（10）接收第一时钟信号，并根据模拟输入信号将第一时钟信号延迟第一延迟时间。 第二延迟单元（20）根据将N位数字信号转换为模拟信号的参考信号将第一时钟信号延迟到第二延迟时间。 N是正整数。 补偿单元（300）产生N位数字位以减小第一延迟时间和第二延迟时间之间的差，并通过将N位数字信号转换为模拟信号来提供参考信号。 补偿单元包括延迟误差补偿单元和数模转换器。

公开(公告)号：KR1020090045774A

公开(公告)日：2009-05-08

申请号：KR1020070111760

申请日：2007-11-02

Applicant: 에스케이하이닉스 주식회사

Inventor： 송희웅 ,  박근우 ,  김용주 ,  오익수 ,  김형수 ,  황태진 ,  최해랑 ,  이지왕

IPC: H03M1/66 ,  H03M1/26 ,  H03M1/68 ,  H03M7/02

CPC classification number: H03M1/68 ,  H03M1/002 ,  H03M2201/6107 ,  H03M2201/62

Abstract: 본 발명은 디지털-아날로그 변환기에서 입력되는 디지털 신호의 비트 수에 따라 증가하는 디지털-아날로그 변환기의 전체 면적을 줄이고 정확도를 높이는 내부 구성과 방법을 제공한다. 이를 위해 본 발명에 따른 디지털-아날로그 변환기는 N(N은 자연수) 비트의 디지털 신호를 입력받아 하위 비트부터 상위 비트를 순서대로 M(M은 자연수) 개의 그룹으로 분류한 뒤 각각의 그룹의 디지털 신호에 가중치를 적용하여 대응하는 아날로그 값을 생성하고 M개의 하위부터 상위 그룹에서 출력된 각각의 아날로그 값을 순서대로 2
(N/M)*0 , 2
(N/M)*1 , ..., 2
(N/M)*(M-1) 배만큼 증가시켜 출력하기 위한 변환 회로를 포함한다. 따라서, 본 발명은 입력되는 디지털 신호의 비트 수에 따라 디지털-아날로그 변환기의 전체 면적이 기하급수적으로 증가하는 것을 막아 고해상도 전자 장치 및 시스템에 적용이 가능하면서 동시에 작은 면적을 가질 수 있다.
이진 가중치 기법, 디지털-아날로그 변환기, 미세 조정, 어림 조정, 칩 면적

公开(公告)号：KR1020070094162A

公开(公告)日：2007-09-20

申请号：KR1020060024446

申请日：2006-03-16

Applicant: 엘에스산전 주식회사

Inventor： 홍상우

IPC: H03M1/12

CPC classification number: H03M1/186 ,  H03M1/127 ,  H03M1/20 ,  H03M2201/6107 ,  H03M2201/625

Abstract: A method of adjusting a resolution for digital data is provided to increase the resolution of the digital data in a restricted section by applying a neural network scheme on the digital data. A range of a digital value, which is to be converted, is determined. A range of a digital input value is determined corresponding to the digital value. A predetermined resolution is determined by the range of the digital value and the range of the digital input value. A relation between the input data and the output data is determined based on a neural network algorithm according to the determined resolution. The resolution has a relation of 1 by 1 or N by N. The neural network algorithm uses a multilayered perception structure.

Abstract translation: 提供一种调整数字数据分辨率的方法，通过在数字数据上应用神经网络方案来增加限制部分中数字数据的分辨率。 确定要转换的数字值的范围。 根据数字值确定数字输入值的范围。 预定分辨率由数字值的范围和数字输入值的范围确定。 根据所确定的分辨率，基于神经网络算法确定输入数据与输出数据之间的关系。 该分辨率具有1乘1或N与N的关系。神经网络算法使用多层感知结构。