公开(公告)号：KR1020000027354A

公开(公告)日：2000-05-15

申请号：KR1019980045269

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  김대용

IPC: H01L29/772

CPC classification number: H01L21/84 ,  H01L21/76264 ,  H01L21/76283 ,  H01L27/1203

Abstract: PURPOSE: A method is provided to simplify processes by forming a gate oxide layer of a p-channel field power device and a field oxide layer at the same time a trench is filled y forming a TEOS oxide layer. CONSTITUTION: A first wall(30B) of a first conductive type on an epitaxial layer. A second wall(34) of a first conductive-type having a certain depth from the surface of the first wall(30B) and a drift region of a second conductive-type adjacent to the second wall(35) are formed. A semiconductor substrate is selectively etched to form a trench(35) penetrating the first and second walls(30B, 34). A first TESO oxide layer(37) is formed on the interior of the trench(35) and on an entire structure. A second TESO oxide layer(39) are formed and selectively etched to formed a field oxide pattern(37A) and a gate oxide pattern(37B).

Abstract translation: 目的：提供一种通过在形成TEOS氧化物层的同时填充沟槽的同时形成p沟道场功率器件和场氧化物层的栅氧化层来简化工艺的方法。 构成：在外延层上的第一导电类型的第一壁（30B）。 形成具有与第一壁（30B）的表面一定深度的第一导电类型的第二壁（34）和与第二壁（35）相邻的第二导电类型的漂移区。 选择性地蚀刻半导体衬底以形成穿透第一和第二壁（30B，34）的沟槽（35）。 第一TESO氧化物层（37）形成在沟槽（35）的内部和整个结构上。 形成第二TESO氧化物层（39）并选择性地蚀刻以形成场氧化物图案（37A）和栅极氧化物图案（37B）。

公开(公告)号：KR1020000015166A

公开(公告)日：2000-03-15

申请号：KR1019980034923

申请日：1998-08-27

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  김대용

IPC: H01L29/74

Abstract: PURPOSE: An LIGBT(lateral insulated gate bipolar transistor) power device used as driving IC of FED and PDP is provided to prevent a latch-up and a negative resistance. CONSTITUTION: The LGIBT power device comprises a semiconductor layer (203) having a drift region; a cathode diffusion region (205, 206) and an anode diffusion region (208, 209) spaced apart from each other; a buffer region (207) surrounding the anode diffusion region and having a heavily doping concentration compared to the drift region; a first gate (211) for forming a vertical channel in a well region (204), so that a first carrier emitted from the cathode region (205, 206) is transformed to the anode diffusion regions (208, 209) via a bulk; and a second gate (213) for forming a horizontal channel in the buffer region (207) and the drift region, so that a second carrier emitted from the anode diffusion region (208, 209) is transformed to the cathode diffusion region (205, 206).

Abstract translation: 目的：提供用作FED和PDP的驱动IC的LIGBT（横向绝缘栅双极晶体管）功率器件，以防止闭锁和负电阻。 构成：LGIBT功率器件包括具有漂移区域的半导体层（203） 阴极扩散区（205,206）和彼此间隔开的阳极扩散区（208,209）; 围绕所述阳极扩散区并且与所述漂移区相比具有重掺杂浓度的缓冲区（207）; 用于在阱区（204）中形成垂直沟道的第一栅极（211），使得从阴极区域（205,206）发射的第一载流子经由本体转变为阳极扩散区域（208,209）; 以及用于在缓冲区域（207）和漂移区域中形成水平通道的第二栅极（213），使得从阳极扩散区域（208,209）发射的第二载流子转变为阴极扩散区域（205， 206）。

公开(公告)号：KR100249773B1

公开(公告)日：2000-03-15

申请号：KR1019970059873

申请日：1997-11-13

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  구진근 ,  배종욱 ,  현영철 ,  남기수

IPC: H01L21/20

Abstract: 본 발명은 혼합 비정질 박막을 이용한 반도체 제작방법에 관한 것으로서, 반도체 기판 상에 기판 부분의 자연 산화막, 소스와 드레인 영역에서 자연 산화막이 형성되는 단계, 고진공 스퍼터 장비를 이용하여 고온으로 티타늄을 증착하는 단계, 상기 단계에서 자연 산화막과 반응한 Ti-Si 비정질 박막은 남기고 반응하지 않는 티타늄은 선택적으로 식각하는 단계, 상기 단계에서 형성된 비정질 박막위에 고 진공하에서 스퍼터 장비를 이용한 코발트 증착 단계, 상기 증착된 코발트를 급속 열처리 장비를 이용하여 모노 코발트 실리사이드를 형성하는 단계, 상기 측벽 스페이서와 격리 산화막위의 반응하지 않는 코발트를 식각하는 단계, 상기 노출된 코발트 모노 실리사이드를 급속 열처리 장비를 이용하여 코발트 실리사이드를 형성하는 단계를 포함함으로� ��, 반도체 소자 제작 공정시 게이트와 액티브 영역의 노출된 실리콘의 대기와의 노출에 의해 발생한 자연 산화막을 티타늄-실리콘계 비정질상을 이용하여 제거함으로써 코발트 자기 정렬 실리사이드를 형성할 때 액티브 영역에서 정합 성장을 유도할 수 있으며, 이에 따른 전기 저항과 접촉 저항을 낮출 수 있어 소자의 지연 속도와 안정성을 향상시키는 효과가 있다.

公开(公告)号：KR100249505B1

公开(公告)日：2000-03-15

申请号：KR1019970055546

申请日：1997-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  김종대 ,  김상기

IPC: H01L21/02

CPC classification number: H01L29/66659 ,  H01L29/7835

Abstract: 본 발명은 MOS 전력 소자의 제조 방법에 관한것으로서 높은 항복 전압을 갖는 고전압 전력 소자에서 문제점으로 지적되는 채널과 드리프트 영역의 높은 온 저항값을 감소시킬 수 있는 전력 소자의 구조 및 소자의 제작 방법을 제시하였는데 그 방법은 드리프트 영역 표면에 얇은 P층을 새로운 방법으로 형성시켜 소오스와 연결시킨 이중 RESURF원리를 이용함으로써 온 저항값을 크게 개선할 수 있으며, 더욱이 P층 위에 기존의 로코스를 이용한 필드 산화막의 형성 대신에 CVD경사 식각방법을 이용함에 따라 P층의 농도 및 접합 깊이 조절이 용이하며 따라서 온 저항, 항복 전압 및 스텝 커버러지도 향상시킨다.

公开(公告)号：KR1020000007196A

公开(公告)日：2000-02-07

申请号：KR1019980026393

申请日：1998-07-01

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  남기수

IPC: H01L29/772

Abstract: PURPOSE: A fabrication method of an LDMOS(lateral double diffused MOS) field effect transistors is provided to improve a breakdown voltage of drain by dispersing vertically a flow of electrons. CONSTITUTION: The method comprises the steps of forming an epi layer(121) on a substrate(120) and forming a floating region(123) and a well region(122) on the epi layer; forming a first trench region(110) at a junction portion between the well region and the floating region; forming a gate(125) in the first trench region; forming a second trench region in the well region(122); and forming a source and a drain regions(124,126) in the second trench region and the floating region, respectively. Since electron flow is vertically dispersed by forming the gate(125) and the drain(126) in the trench, breakdown voltage is improved.

Abstract translation: 目的：提供LDMOS（横向双扩散MOS）场效应晶体管的制造方法，以通过垂直分散电子来分散漏极的击穿电压。 构成：该方法包括在衬底（120）上形成外延层（121）并在外延层上形成浮动区域（123）和阱区（122）的步骤; 在所述阱区域和所述浮动区域之间的接合部分处形成第一沟槽区域（110）; 在所述第一沟槽区域中形成栅极（125）; 在所述阱区域（122）中形成第二沟槽区域; 以及分别在所述第二沟槽区域和所述浮动区域中形成源极区域和漏极区域（124,126）。 由于通过在沟槽中形成栅极（125）和漏极（126）而使电子流量垂直分散，因此提高了击穿电压。

公开(公告)号：KR1019990053178A

公开(公告)日：1999-07-15

申请号：KR1019970072769

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구용서 ,  이대우 ,  구진근 ,  남기수

IPC: H01L21/33

Abstract: 본 발명은 스마트 전력 집적회로(Smart Power IC)에 관한 것으로서, 특히 고속 하드 디스크 드라이버(HDD)등 고성능 컴퓨터 시스템의 핵심기술인 고속-고내압-고신뢰성 특성에 부합하기위한 최적화 바이폴라-래터럴파워 모스페트(Bi-LDMOSFET) 에 관한 것이다.
정보통신기술의 비약적인 발전추세에 따라 디지털 이동통신, 가전제품을 비롯한 전자산업, 고성능 컴퓨터 시스템(고속 HDD 드라이버), 자동차의 전자제어 시스템 등의 핵심 IC 기술로서, 초고속-고내압 특성이 요구되고 있다.
따라서 본 발명은 초고속, 고주파, 고신뢰성, 저전력 특성을 만족시키는 SOI Bi-LDMOSFET의 제조 방법을 제시하기로 한다.

公开(公告)号：KR100194599B1

公开(公告)日：1999-07-01

申请号：KR1019950042597

申请日：1995-11-21

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  구진근 ,  김기홍 ,  현영철 ,  박민

IPC: H01J31/15

CPC classification number: H01J9/025

Abstract: 본 발명은 실리콘 팁을 갖는 필드 에미션 디스플레이 소자 제조방법에 관한 것으로서,종래기술의 열산화막을 마스킹층으로 활용하여 실리콘 식각을 수행함으로써 제조공정이 복잡하고 팁의 전자방출 효율이 저하되며,흠의 발생빈도가 높았던 문제점을 해결하기 위해 본 발명은 감광막 패턴을 마스킹층으로 하여 언더 컷(under-cut)형태의 단면형상 특성을 갖는 실리콘 팁을 실리콘 기판을 식각해서 얻은 후 실리콘 팁 위에와 실리콘 팁을 실리콘 기판을 식각해서 얻은 후 실리콘 팁 위에와 실리콘 팁 이외의 부분에서 단차 피복성이 좋지 않은 증착 산화막을 동시에 형성시킬 때 서로 분리되어 형성됨으로써 제조공정 감축, 흠 발생빈도 감소에 따른 수율 향상,팁의 방출효성을 향상등의 효과를 얻을 수 있는 것이다.

公开(公告)号：KR1019990041054A

公开(公告)日：1999-06-15

申请号：KR1019970061585

申请日：1997-11-20

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  남기수 ,  구진근

IPC: H01L29/78

Abstract: 본 발명은 필드 산화막으로서 TEOS 산화막을 형성한 MOS형 P-채널 이중확산 고 전압 전력소자의 제조방법을 제공한다.
본 발명에 따르면, 종래의 고전압 전력소자의 제조에 있어서 문제시되는 필드 산화막의 새부리(Birs's beak)에 의한 드리프트 영역의 확대를 방지하기 위해, 저온에서 형성이 가능한 TEOS 산화막을 형성하고, 이 TEOS 산화막을 경사식각하여 길이가 짧은 필드 산화막을 형성하여 드리프트 영역의 길이를 감소시켰다.
따라서, 본원 발명은 열산화법에 의해 필드산화막을 형성하는 종래의 기술에 비하여 드리프트 영역의 길이를 감소시키는 동시에, 드리프트 영역에 주입된 불순물의 외부확산이 방지되어 전력소자의 ON-저항이 개선된다.

公开(公告)号：KR100204033B1

公开(公告)日：1999-06-15

申请号：KR1019960054589

申请日：1996-11-15

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  구진근 ,  곽명신

IPC: H01L27/06

Abstract: 본 발명은 실리콘 반도체를 이용한 100V급 이상의 MOS(Metal Oxide Semiconductor)형의 고압 소자인 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)를 제조하는데 있어서 소자의 전류 구동력을 개선하기 위한 것이다. 고압 소자에서는 드레인에 인가된 고전압을 주위의 낮은 배경전압에 대하여 전압항복없이 지탱시키는 방법으로서 종래는 SOI의 기판과 트렌치(trench) 구조와 같은 수직 절연막의 벽을 이용하였다. 그러나 이 수직 절연막은 소자 외부에 대해서는 절연이 가능하지만 소자 내부의 채널영역의 보호는 불가능하여 SOI상의 활성층의 두께를 얇게 할 수밖에 없었고, 이렇게 할 경우에는 소자의 전류 구동 능력이 현저하게 감소하였다. 본 발명에서는 SOI 활성층의 두께를 유지하면서도 소자의 내부의 채널영역의 보호를 위하여, 기존의 수평 게이트외에 다시 트렌치형의 수직 게이트를 추가로 형성시켜 다리(bridge)형의 게이트를 만들어 줌으로써 소자 내부의 표류영역과 소오스간의 전류단락(punch through)과, 표류영역과 채널영역간의 접합(junction) 전압항복을 방지할 수 있어 고압에서도 낮은 동작저항(R
on )과 높은 전류 구동력을 갖는 SOI형 LDMOS를 제작할 수가 있다.

公开(公告)号：KR1019990032178A

公开(公告)日：1999-05-06

申请号：KR1019970053153

申请日：1997-10-16

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  구용서 ,  이대우 ,  노태문

IPC: H01L27/06

Abstract: 본 발명은 고속, 고내압 BCD Power IC 소자의 제조 방법에 관한 것으로서, 3중 매몰층 및 에피층 형성공정, LDPMOS 소자의 드리프트 및 이중 웰 형성 공정, 트랜치 소자 격리 및 싱크(Sink) 확산 공정, HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역 동시형성 공정, HS-PSA 베이스 형성 및 문턱전압 조절 공정, 게이트, 다결정실리콘 에미터 전극형성 및 LDD 공정, 측면 산화막 형성 및 소스-드레인 영역형성 공정, 보호산화막 도포 및 금속전극 형성 공정을 수행하여 고주파/고내압/고집적화/고신뢰성화된 구조를 고안함으로써, 휴대폰 및 고속 HDD IC를 비롯한 고품위 정보통신 시스템, 가전제품, 자동차 전자제어 장치 등에 다양하게 사용할 수 있는 효과가 있다.