公开(公告)号：KR1020050105896A

公开(公告)日：2005-11-08

申请号：KR1020040031184

申请日：2004-05-03

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G06F3/12

CPC classification number: G06F3/1215 ,  G06F3/1241

Abstract: 인쇄순서 제어방법이 제공된다. 본 인쇄순서 제어방법은, 제1 인쇄데이터 인쇄중에 제2 인쇄데이터가 전송되면 제1 인쇄데이터의 미인쇄 페이지수인 제1 페이지수와 제2 인쇄데이터의 총페이지수인 제2 페이지수를 검출하는 단계 및 제1 페이지수에서 제2 페이지수를 감산한 페이지수가 소정의 제3 페이지수를 초과하는 경우 제1 인쇄데이터를 인쇄중지시키고 제2 인쇄데이터를 인쇄한 후 제1 인쇄데이터를 인쇄재개하도록 제어하는 단계를 포함한다. 이에 의해, 인쇄데이터들의 전송순서 뿐만아니라 페이지수를 비교/판단함으로서, 인쇄완료시간이 적게 소요되는 인쇄데이터는 먼저 인쇄할 수 있으므로, 효율적인 인쇄순서 관리가 가능해진다.

公开(公告)号：KR1020050080499A

公开(公告)日：2005-08-17

申请号：KR1020040008537

申请日：2004-02-10

Applicant: 삼성전자주식회사

Inventor： 윤인구 ,  유재민 ,  권철순 ,  박재현 ,  문정호 ,  이용선

IPC: H01L27/115

CPC classification number: H01L29/66825 ,  H01L29/42324

Abstract: 스플리트 게이트형 비휘발성 메모리 소자를 갖는 반도체 소자 형성방법에 관한 것이다. 셀영역과 로직영역으로 구분된 반도체 기판의 상기 제1영역 상에 부유게이트 구조물을 형성하고, 이어서, 상기 부유게이트 구조물 상에 상기 부유게이트 구조물을 보호하는 보호막을 형성한다. 상기 보호막에 의하여 부유게이트 구조물이 보호되는 상태에서 상기 반도체 기판의 제2영역에 불순물영역을 형성하고, 상기 보호막을 제거한다. 이어서, 상기 제1영역 상에 형성된 부유게이트 구조물의 일측벽 및 상기 일측벽에 인접한 제1영역의 상부를 덮는 제어게이트 전극을 형성한다. 이로써, 셀영역 상에 형성된 부유게이트 구조물을 보호하는 보호막을 형성하여 로직영역에 웰영역을 형성할 때에 부유게이트 구조물의 손상과 인터폴리 절연막의 손실을 방지하여 비휘발성 메모리 소자의 신뢰성을 높이고, 커패시턴스를 높여 커플링 비율을 높이고, 결국에, 프로그램 특성을 향상시킨다.

公开(公告)号：KR1020050075131A

公开(公告)日：2005-07-20

申请号：KR1020040002929

申请日：2004-01-15

Applicant: 삼성전자주식회사 ,  학교법인연세대학교

Inventor： 최명렬 ,  박태원 ,  성평용 ,  안철웅 ,  임윤철 ,  이재성 ,  박재현

IPC: G11B17/02

Abstract: 디스크 드라이브가 개시된다. 개시된 디스크 드라이브는 상부케이스 및 트레이에 돌출되도록 설치되어 디스크 회전 시 디스크 주위에서 발생되는 공기유동을 조절하여 트레이쪽에서 디스크에 가해지는 압력을 감소시키고, 상부케이스 쪽에서 디스크에 가해지는 압력을 증가시켜서 디스크가 치우치지 않고 회전하도록 하는 유동조절부를 포함한다.

公开(公告)号：KR100500450B1

公开(公告)日：2005-07-12

申请号：KR1020030030353

申请日：2003-05-13

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G11C11/15

CPC classification number: H01L27/228 ,  B82Y10/00 ,  G11C11/16

Abstract: 분할된 서브 디지트 라인들(split sub-digit lines)을 갖는 자기 램 셀들을 제공한다. 상기 자기 램 셀은 반도체기판 상부에 배치된 한 쌍의 서브 디지트라인들을 구비한다. 상기 한 쌍의 서브 디지트라인들은 평면도로부터 보여질 때 서로 이격되어 있다. 상기 한 쌍의 서브 디지트라인들 상에 하나의 자기 저항체가 배치된다. 상기 자기 저항체는 상기 한 쌍의 서브 디지트라인들과 중첩하도록 배치된다. 상기 자기 저항체는 상기 한 쌍의 서브 디지트라인들 사이의 갭 영역을 관통하는 자기 저항체 콘택홀을 통하여 상기 반도체기판의 소정영역에 전기적으로 접속된다.

公开(公告)号：KR1020050029801A

公开(公告)日：2005-03-29

申请号：KR1020030066011

申请日：2003-09-23

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  유재민 ,  권철순 ,  윤인구 ,  안응용 ,  문정호 ,  이용선 ,  전성용

IPC: H01L27/115

CPC classification number: H01L29/66825 ,  G11C16/0425 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/7885

Abstract: A method of fabricating a flash memory cell having a spilt gate structure by using a spacer oxidation process is provided to reduce a capacitance between a floating gate and a control gate by forming an intergate oxide layer pattern of sufficient thickness within a narrow area. A first insulating layer(21), a floating gate layer, and an anti-oxidation layer are formed on a semiconductor substrate. An anti-oxidation layer pattern having an opening is formed by patterning the anti-oxidation layer. A spacer is formed at a lateral part of the opening. An intergate oxide layer pattern(26) is formed within the opening by oxidizing the spacer and the floating gate layer. The anti-oxidation layer pattern is removed therefrom. A floating gate(22A) is formed under the intergate oxide layer pattern by etching the floating gate layer. A second gate insulating layer(27) is formed on the semiconductor substrate. A control gate(28) is formed on the second gate insulating layer.

Abstract translation: 提供了通过使用间隔物氧化工艺来制造具有溢出栅极结构的闪存单元的方法，以通过在窄区域内形成足够厚度的栅格间氧化层图案来减小浮置栅极和控制栅极之间的电容。 在半导体衬底上形成第一绝缘层（21），浮栅层和抗氧化层。 通过图案化抗氧化层形成具有开口的抗氧化层图案。 间隔件形成在开口的侧部。 通过氧化间隔物和浮栅，在开口内形成间隔栅氧化层图案（26）。 从中除去抗氧化层图案。 通过蚀刻浮栅，在栅间氧化层图案之下形成浮栅（22A）。 在半导体衬底上形成第二栅极绝缘层（27）。 在第二栅极绝缘层上形成控制栅极（28）。

公开(公告)号：KR1020050029423A

公开(公告)日：2005-03-28

申请号：KR1020030065679

申请日：2003-09-22

Applicant: 삼성전자주식회사

Inventor： 이용선 ,  유재민 ,  이돈우 ,  조정훈 ,  권철순 ,  문정호 ,  윤인구 ,  박재현

IPC: H01L27/115

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L29/42324

Abstract: A method of fabricating a flash memory cell having a split gate structure is provided to form a gate interlayer dielectric pattern having an uniform thickness by a CVD(Chemical Vapor Deposition) process and a planarization process. A first gate insulating layer(21), a floating gate layer, and a sacrificial layer are formed on a semiconductor substrate(20). A sacrificial layer pattern having an opening for exposing a part of the floating gate layer is formed by patterning the sacrificial layer. A gate interlayer dielectric pattern is formed within the opening. The sacrificial layer pattern is removed therefrom. A floating gate is formed under the gate interlayer dielectric pattern by etching the floating gate layer. A second gate insulating layer(25) is formed on the semiconductor substrate. A control gate(26) is formed on the second gate insulating layer.

Abstract translation: 提供一种制造具有分裂栅极结构的闪存单元的方法，以通过CVD（化学气相沉积）工艺和平坦化工艺形成具有均匀厚度的栅极层间电介质图案。 在半导体衬底（20）上形成第一栅绝缘层（21），浮栅层和牺牲层。 通过图案化牺牲层来形成具有用于暴露浮栅的一部分的开口的牺牲层图案。 在开口内形成栅极层间电介质图案。 从中除去牺牲层图案。 通过蚀刻浮栅，在栅极层间介质图案下方形成浮栅。 在半导体衬底上形成第二栅极绝缘层（25）。 控制栅极（26）形成在第二栅极绝缘层上。

公开(公告)号：KR1020040105005A

公开(公告)日：2004-12-14

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a measuring method of the semiconductor device using the same is provided to reduce a dishing defect, thereby enhancing a measurement reliability by improving a measuring pattern. CONSTITUTION: A semiconductor device has a chip region for integrated circuit and a scribe region surrounding the chip region. A measuring pattern (42) is formed in the scribe region to have a trench shape in the substrate. A plurality of dummy patterns is formed in the measuring pattern, thereby reducing the surface area of the measuring pattern. In spite of the succeeding process of CMP(Chemical and Mechanical Polishing), a dishing defect due to large surface area is capable of being reduced.

Abstract translation: 目的：提供半导体器件和使用其的半导体器件的测量方法以减少凹陷缺陷，从而通过改进测量图案来提高测量可靠性。 构成：半导体器件具有用于集成电路的芯片区域和围绕芯片区域的划线区域。 在划片区域中形成测量图案（42），以在衬底中具有沟槽形状。 在测量图形中形成多个虚设图案，从而减小测量图案的表面积。 尽管CMP（化学和机械抛光）的成功进程，由于表面积大而导致的凹陷缺陷能够减少。

公开(公告)号：KR100434492B1

公开(公告)日：2004-06-05

申请号：KR1020010060024

申请日：2001-09-27

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G11C11/407

CPC classification number: G11C7/222 ,  G11C7/1072 ,  G11C7/22

Abstract: A semiconductor memory device having a clock generator for controlling a memory and a method of generating a clock are provided. The semiconductor memory device includes a processor, a program memory unit, and a clock generator. The processor generates control signals for controlling a program memory unit in response to a system clock, receives an instruction from the program memory unit, and is reset in response to a reset signal. The program memory unit receives the control signals and generates the instruction in response to a clock signal. The clock generator receives the control signals and the instruction in response to the system clock and generates the clock signal for controlling the program memory unit and the reset signal for resetting the processor. In the semiconductor memory device having a clock generator for controlling a memory and the method of generating a clock, the speed for reading an instruction of a program memory unit is prevented from being inaccurate due to a change in conditions for a process and the inaccuracy of simulation. Also, the delay of a system clock for controlling the program memory unit is automatically controlled. Thus, the speed for reading the instruction of the program memory unit is optimized.

Abstract translation: 提供了一种具有用于控制存储器的时钟发生器和产生时钟的方法的半导体存储器件。 该半导体存储器件包括处理器，程序存储单元和时钟发生器。 处理器响应于系统时钟而产生用于控制程序存储单元的控制信号，从程序存储单元接收指令，并且响应于重置信号而被重置。 程序存储单元接收控制信号并响应于时钟信号产生指令。 时钟发生器响应系统时钟接收控制信号和指令，并产生用于控制程序存储单元的时钟信号和用于复位处理器的复位信号。 在具有用于控制存储器的时钟发生器和产生时钟的方法的半导体存储器件中，由于处理条件的变化和程序存储器单元的不准确性，防止了用于读取程序存储器单元的指令的速度不准确 模拟。 而且，用于控制程序存储单元的系统时钟的延迟是自动控制的。 因此，读取程序存储单元的指令的速度被优化。

公开(公告)号：KR1020040020651A

公开(公告)日：2004-03-09

申请号：KR1020020052308

申请日：2002-08-31

Applicant: 삼성전자주식회사

Inventor： 고동환 ,  박재현

IPC: H01L21/28

Abstract: PURPOSE: A contact of a semiconductor device and a method for forming the same are provided to be capable of enhancing gap-fill margin at filling a conductive layer in a contact hole. CONSTITUTION: The first photoresist pattern is formed on a semiconductor substrate(10) having an oxide layer(20). The first etching portion is formed by selectively etching the oxide layer using the first photoresist pattern. The second photoresist pattern is formed by flowing the first photoresist pattern. Then, the second etching portion is formed by wet-etching of the first etching portion using the second photoresist pattern. A contact hole is formed by dry-etching the second and first etching portion using the first photoresist pattern. A contact is then formed by filling a conductive layer in the contact hole.

Abstract translation: 目的：提供半导体器件的接触及其形成方法，以便能够在填充接触孔中的导电层时增加间隙填充余量。 构成：第一光致抗蚀剂图案形成在具有氧化物层（20）的半导体衬底（10）上。 通过使用第一光致抗蚀剂图案选择性地蚀刻氧化物层来形成第一蚀刻部分。 通过使第一光致抗蚀剂图案流动来形成第二光致抗蚀剂图案。 然后，通过使用第二光致抗蚀剂图案湿法蚀刻第一蚀刻部分来形成第二蚀刻部分。 通过使用第一光致抗蚀剂图案对第二和第一蚀刻部分进行干蚀刻来形成接触孔。 然后通过在接触孔中填充导电层形成接触。

公开(公告)号：KR1020030028086A

公开(公告)日：2003-04-08

申请号：KR1020010060024

申请日：2001-09-27

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: G11C11/407

CPC classification number: G11C7/222 ,  G11C7/1072 ,  G11C7/22

Abstract: PURPOSE: A semiconductor memory device having a clock generating device for controlling a memory and a clock generating method are provided to optimize a reading speed of a program memory by controlling a delay of a system clock which controls a program memory automatically. CONSTITUTION: A digital signal processor(510) generates control signals(CTRLS) for controlling a predetermined program memory unit(520) by responding to a system clock(SYSCLK), and receives an instruction from the program memory unit(520). The digital signal processor(510) is reset by responding to a predetermined reset signal(RESET). The program memory unit(520) receives the control signals(CTRLS) by responding to a predetermined clock signal(CK) and generates an instruction(DO). The instructions are stored in the program memory unit(520). A clock generating unit(530) receives the control signals(CTRLS) and the instruction(DO) by responding to the system clock(SYSCLK) and generates the clock signal(CK) for controlling the program memory unit(520) and the reset signal(RESET) for resetting the digital signal processor(510).

Abstract translation: 目的：提供一种具有用于控制存储器的时钟产生装置和时钟产生方法的半导体存储器件，用于通过控制自动控制程序存储器的系统时钟的延迟来优化程序存储器的读取速度。 构成：数字信号处理器（510）通过响应系统时钟（SYSCLK）产生用于控制预定程序存储单元（520）的控制信号（CTRLS），并从程序存储单元（520）接收指令。 数字信号处理器（510）通过响应预定的复位信号（RESET）来复位。 程序存储单元（520）通过响应于预定的时钟信号（CK）来接收控制信号（CTRLS）并产生指令（DO）。 指令存储在程序存储单元（520）中。 时钟发生单元（530）通过响应系统时钟（SYSCLK）接收控制信号（CTRLS）和指令（DO），并产生用于控制程序存储单元（520）的时钟信号（CK）和复位信号 （RESET），用于复位数字信号处理器（510）。