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公开(公告)号：KR1019970054598A
公开(公告)日：1997-07-31
申请号：KR1019950059239
申请日：1995-12-27
Applicant: 삼성전자주식회사
Inventor： 남정림
IPC: H01L21/28
Abstract: 본 발명은 반도체 장치의 미세 콘택홀을 형성하는 공정에서 식각저지층으로 사용되는 포토레지스트의 실릴레이션 공정을 수행하여 포토레지스트와 하부막질간의 식각선택비를 높여 미세 콘택홀을 형성하는 방법에 관한 것으로, 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 층간절연막상에 포토레지스트 패턴을 형성하여 콘택홀을 정의하는 공정과; 상기 포토레지스트 패턴을 플로우하여 미소 콘택홀을 정으하는 공정과; 플로우된 상기 포토레지스트 패턴의 표면에 Si를 함유한 물질을 도포하고 베이크하는 실릴레이션 공정과; 상기 포토레지스트 패턴의 표면을 O
2 플라즈마 처리하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 공정을 포함하고 있다. 이 방법에 의해서, 포토레지스트와 하부막질간의 식각선택비를 높일 수 있고 아울러 반도체 장치의 미세 콘택홀을 형성할 수 있다.-
公开(公告)号：KR1019970018536A
公开(公告)日：1997-04-30
申请号：KR1019950031090
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히 원통형 캐패시터를 형성하는 반도체 기억 장치의 제조 방법에 관한 것이다. 원통형 캐패시터를 형성하는 반도체 기억 장치의 제조 방법은, 기판위에 절연물질층을 형성하는 제1공정; 상기 절연물질층을 패터닝하여 상기 기판의 소정 영역을 노출시키는 접촉창을 형성하는 제2공정; 상기 결과물 전면에 상기 접촉창을 채우는 폴리 실리콘층을 형성하는 제3공정; 상기 폴리 실리콘층상에 축적 전극용 마스크를 사용하여 포지티브 감광막 패턴을 형성하는 제4공정; 상기 포지티티브 감광막 패턴을 식각 마스크로 하여 상기 폴리 실리콘층을 식각하는 제5공정; 상기 포지티브 감광막을 제거하는 제6공정; 상기 결과물상에 상기 축적 전극용 마스크를 사용하여 상기 식각된 폴리 실리콘층의 중앙 부분이 노출되도록 네거티브 감광막을 형성하는 제7공정; 상기 노출된 폴리 실리콘층을 일정 깊이만큼 식각하여 원통형의 축적 전극을 형성하는 제8공정을 포함한다. 본 발명의 반도체 기억 소자의 제조 방법은 1장의 레티클(Reticle)로 2회의 사진/식각 공정을 실시하여 간단히 원통형 캐패시터를 형성하는 방법으로 종래의 복잡한 공정에서 발생하는 공정불량의 발생등을 방지할 수 있다.
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公开(公告)号：KR1019970018057A
公开(公告)日：1997-04-30
申请号：KR1019950031820
申请日：1995-09-26
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 제조 공정중에서 극미세패턴을 형성하기 위하여 스페이서 또는 폴리머를 부착하지 아니하고 포토레지스트에 고온의 열을 가하여 노출 방사원의 원래의 해상도 이상으로 미세패턴을 형성할 수 있으며, 이는 포토레지스트의 열적흐름(Thermal)을 이용한 것으로, 에칭시에 폴리머가 쉽게 깨지는 기존의 문제점과 그로 인한 불균일 패턴이 형성되는 것을 방지할 수 있다.
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公开(公告)号：KR1019970016769A
公开(公告)日：1997-04-28
申请号：KR1019950032941
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/027 , G03F1/00
Abstract: 고집적 반도체 장치의 포토공정에서 A2에서 먼저 레이어(layer)를 진행시 미리 B필드 항목을 사전 보정하는 방법을 개시한다. 반도체 장치의 포토 공정에서, A2에 먼저 레이어(layer)를 진행시 사전 보정에 의하여 B필드 항목을 근접하게 맞추는 단계 ; 및 로테이션 항목은 B시스템으로 보정하는 단계로 구성되어지는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면 3시그마값(sigmavalue)을 90㎚ 이상까지 제어 가능함이 확인되어 스캔형(scan type)의 머신과 스텝퍼(stepper)와의 믹스 및 매치의 리소그래피 공정 기술을 확보할 수 있다.-
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Patent Agency Ranking
公开(公告)号：KR1019930018326A
公开(公告)日：1993-09-21
申请号：KR1019920002399
申请日：1992-02-18
Applicant: 삼성전자주식회사
IPC: G03F7/26
Abstract: 본 발명은 반도체장치 제조공정중 포토리소그래피공정에 의한 미세패턴 형성방법에 관한 것으로, 특히 콘택홀 형성을 위한 미세패턴 형성방법에 관한 것이다. 본 발명에 의하면, g-line, i-line 및 DUV를 광원으로 사용하는 미세콘택패턴형성시, 포토레지스트를 도포한 후 그 표면을 알칼리 처리하여 알카리막을 형성하는 제1공정과 상기 알카리처리후 노광 및 현상하여 패턴을 형성하고 형성된 패턴을 열처리에 의해 플로우시켜 미세콘택을 형성하는 제2공정으로 이루어 것을 특징으로 하는 미세패턴 형성방법이 제공된다. 따라서 본 발명에 의하면, DUV를 광원으로 사용하는 콘택패턴을 형성함에 있어 현재 사용하고 있는 DUV용 노블락 베이스의 포지티브 포토레지스트에서 얻을 수 있는 해상력(0.45∼0.5㎛)보다 높은 해상력(0.3㎛정도)에 의해 더 작은 콘택패턴을 형성할 수 있다.
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公开(公告)号：KR1020090010621A
公开(公告)日：2009-01-30
申请号：KR1020070073881
申请日：2007-07-24
Applicant: 삼성전자주식회사
Inventor： 남정림
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: A light emitting device package and a package substrate of the light emitting device are provided to prevent deterioration of the brightness by discharging the heat generated in the light emitting device. A light emitting device(120) includes a first electrode and a second electrode. A package substrate(110) mounts the light emitting device. A light emitting device package includes the light emitting device and the package substrate. The package substrate includes a first electrode pattern(130) and a second electrode pattern(140). A rhombic first electrode pattern is coupled to the first electrode. Four second electrode pattern is coupled to the second electrode and face each side of the first electrode pattern.
Abstract translation: 提供发光器件封装和发光器件的封装衬底，以通过放电在发光器件中产生的热来防止亮度的劣化。 发光器件（120）包括第一电极和第二电极。 封装基板（110）安装发光器件。 发光器件封装包括发光器件和封装衬底。 封装衬底包括第一电极图案（130）和第二电极图案（140）。 菱形第一电极图案耦合到第一电极。 四个第二电极图案耦合到第二电极并面向第一电极图案的每一侧。
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公开(公告)号：KR100817088B1
公开(公告)日：2008-03-26
申请号：KR1020070016797
申请日：2007-02-16
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76816 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/32115 , H01L21/32134
Abstract: A method for forming a fine metal interconnection pattern of a semiconductor device using a damascene process is provided to easily embody various patterns with different sizes and pitches in a cell array region and a peripheral circuit region by using a layout used for directly patterning a predetermined conductive layer into an embossed pattern. An insulation layer is formed on a substrate(100). A plurality of mold patterns are disposed as a first layout on the insulation layer to expose the insulation layer through a first space. A metal hard mask pattern is formed in the first space by a damascene process. The mold pattern is eliminated. The insulation layer is etched by using the metal hard mask pattern as an etch mask to form a second space penetrating the insulation layer so that an insulation layer pattern(120a) having a positive pattern of the same layout as the first layout is formed. A metal interconnection pattern(150) having the same layout as the first layout is formed in the second space by a damascene process. The metal hard mask pattern and the metal interconnection pattern can include the same material.
Abstract translation: 提供一种使用镶嵌工艺形成半导体器件的精细金属互连图案的方法，以便通过使用用于直接图案化预定导电的布局容易地体现在单元阵列区域和外围电路区域中具有不同尺寸和间距的各种图案 层成为压花图案。 在基板（100）上形成绝缘层。 在绝缘层上设置多个模具图案作为第一布局，以通过第一空间暴露绝缘层。 金属硬掩模图案通过镶嵌工艺形成在第一空间中。 模具图案被消除。 通过使用金属硬掩模图案作为蚀刻掩模来蚀刻绝缘层，以形成穿过绝缘层的第二空间，从而形成具有与第一布局相同布局的正图案的绝缘层图案（120a）。 通过镶嵌工艺在第二空间中形成具有与第一布局相同布局的金属互连图案（150）。 金属硬掩模图案和金属互连图案可以包括相同的材料。
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公开(公告)号：KR100714901B1
公开(公告)日：2007-05-04
申请号：KR1020060072349
申请日：2006-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 콘택 구조체의 형성방법들을 제공한다. 이 형성방법들은 반도체 기판에 콘택홀의 상부 및 하부 직경들을 동일한 크기로 형성하는 방안을 제공해준다. 이를 위해서, 상기 반도체 기판 상에 콘택 유도막을 형성한다. 상기 콘택 유도막은 차례로 적층된 폴리실리콘 막들 및 그 막들 사이에 탄소막을 갖는다. 상기 콘택 유도막 상에 질화물 패턴들 및 그 패턴들 사이에 콘택 삽입 패턴 및 희생 버퍼 패턴을 형성한다. 상기 콘택 삽입 패턴은 질화물 패턴들 및 콘택 유도막을 컨포멀하게 덮는다. 상기 콘택 삽입 패턴을 지나서 콘택 유도막에 삽입 콘택홀를 형성한다. 상기 삽입 콘택홀은 탄소막에 요(凹) 부분을 형성시킨다. 상기 질화막 패턴들, 희생 버퍼 패턴, 콘택 삽입 패턴과 함께 탄소막 상의 폴리실리콘 막을 반도체 기판으로부터 제거시킨다. 상기 탄소막의 요 부분을 사용해서 콘택 유도막, 패드 산화막 및 반도체 기판을 차례로 식각하고 그리고 후속 공정을 통해서 반도체 기판에 최종 콘택홀을 형성한다.
반도체 기판, 콘택 구조체, 탄소막.Abstract translation: 提供了形成接触结构的方法。 这些形成方法提供了一种将半导体衬底中的接触孔的上下直径形成为相同尺寸的方法。 为此，在半导体衬底上形成接触感应膜。 接触感应膜具有依次堆叠的多晶硅膜和多晶硅膜之间的碳膜。 在接触感应膜上的图案之间形成氮化物图案和接触插入图案以及牺牲缓冲图案。 接触插入图案保形地覆盖氮化物图案和接触感应膜。 并且在触点插入图案之外的接触感应膜中形成插入的接触孔。 插入的接触孔在碳膜中形成凹入部分。 碳膜上的多晶硅膜与氮化物膜图案，牺牲缓冲图案和接触插入图案一起从半导体衬底去除。 使用碳薄膜接触感应膜的余部分，并且蚀刻该衬垫氧化膜和半导体衬底，然后通过随后的处理，以形成最终接触孔的半导体基板上。
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