公开(公告)号：KR100735929B1

公开(公告)日：2007-07-06

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115

Abstract: 본 발명은 SOI 기판에서 얕은 정션 깊이를 갖는 NAND형 플래시 메모리 어레이 및 그 동작 방법에 관한 것으로, 메모리 셀의 채널이 켜질 때 바디 영역이 완전히 공핍되도록 얇게 제작된 SOI 기판 위에 얕은 정션을 갖는 메모리 셀로 NAND형 플래시 메모리 어레이를 구성함으로써, 리드 동작 시의 성능 향상은 물론, SOI구조에서 이레이즈 동작이 가능하도록 하며, 프로그램 동작 시에 종래의 NAND형 플래시 메모리 어레이에서 사용되던 높은 V
PASS 전압 대신 낮은 V
PASS 전압 사용을 가능하게 하여 종래 보다 프로그램 간섭(disturbance)을 효과적으로 줄이는 방법을 제공한다.
SOI, NAND, 플래시, 메모리, 어레이, 동작

公开(公告)号：KR100715228B1

公开(公告)日：2007-05-04

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854

Abstract: 본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾼 새로운 구조의 소노스 메모리 소자와 그 제조방법을 제공하며, 본 발명에 의한 소노스 메모리 소자는 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다.
SONOS, ONO, 메모리, 소자, 곡면

公开(公告)号：KR1020060132418A

公开(公告)日：2006-12-21

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854 ,  H01L21/823437

Abstract: An SONOS(Silicon Oxide Nitride Oxide Silicon) memory device and its manufacturing method are provided to restrain electrons from penetrating through a blocking oxide layer in an erase operation and to improve an erase rate of memory by obtaining a cylinder type curved structure from a multi-dielectric film using a curved upper portion of an active region. A semiconductor substrate(100) includes an active region(120a) with a curved upper portion and a field region(200). Source/drain regions are spaced apart from each other on the active region. A multi-dielectric film(300) is formed along an upper surface of the active region. The multi-dielectric film is composed of a first oxide layer(320), a nitride layer(340) and a second oxide layer(360). A gate(400) is formed on the multi-dielectric film to enclose the second oxide layer.

Abstract translation: 提供了一种SONOS（氧化硅氮化物硅）存储器件及其制造方法，以在擦除操作中抑制电子穿过阻塞氧化物层，并通过从多层结构获得圆柱型弯曲结构，提高存储器的擦除率， 使用活性区域的弯曲上部的介电膜。 半导体衬底（100）包括具有弯曲上部和场区（200）的有源区（120a）。 源极/漏极区域在有源区域上彼此间隔开。 沿着有源区的上表面形成多介质膜（300）。 多介质膜由第一氧化物层（320），氮化物层（340）和第二氧化物层（360）组成。 在多电介质膜上形成栅极（400）以包围第二氧化物层。

公开(公告)号：KR100642651B1

公开(公告)日：2006-11-10

申请号：KR1020050089345

申请日：2005-09-26

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  이종덕 ,  박병국

IPC: H01L27/04

Abstract: An SCR(Silicon Controlled Rectifier) for an ESD(ElectroStatic Discharge) protection is provided to improve operation characteristics of the SCR by reducing trigger voltage using a lightly doped well adjacent to an emitter region and increasing holding voltage using at least one or more diodes. An SCR includes a substrate(30), a first well(31) in the substrate, a second well(32) spaced apart from the first well in the substrate, a first junction region(33) in the first well, a second junction region(34) spaced apart from the first junction region in the first well, a third junction region(35) between an upper surface of the substrate and the first well, a fourth junction region(36) between the upper surface of the substrate and the second well, a gate electrode(37) between the third and fourth junction regions on the substrate, and a fifth junction region(38) in the substrate. The second well is lightly doped well.

Abstract translation: 提供用于ESD（静电放电）保护的SCR（硅控整流器），通过使用与发射极区域相邻的轻掺杂阱减少触发电压并利用至少一个或多个二极管增加保持电压来改善SCR的操作特性。 SCR包括衬底（30），衬底中的第一阱（31），与衬底中的第一阱间隔开的第二阱（32），第一阱中的第一结区（33），第二结 与所述第一阱中的所述第一结区隔开的区域（34），所述衬底的上表面与所述第一阱之间的第三结区（35），所述衬底的所述上表面与所述第二阱之间的第四结区（36） 第二阱，衬底上的第三和第四结区之间的栅电极（37）以及衬底中的第五结区（38）。 第二口井是轻度掺杂的。

公开(公告)号：KR1020060101686A

公开(公告)日：2006-09-26

申请号：KR1020050023229

申请日：2005-03-21

Applicant: 삼성전자주식회사

Inventor： 박병국 ,  고윤성 ,  우정환

IPC: H01L21/68

Abstract: 본 발명은 칩 접착 설비의 기판 공급 장치에 관한 것으로, 인쇄회로기판(PCB)이나 리드프레임(lead frame)과 같은 기판을 인덱스 레일(index rail)로 공급하는 기판 공급 장치의 설치공간을 최소화하기 위해서, 인쇄회로기판을 공급하는 매거진(magazine) 유닛에 리드프레임을 공급하는 스태커(stacker) 유닛이 결합된 칩 접착 설비의 기판 공급 장치를 제공한다.
컨베이어, 리프트, 승강기, 폭 가변 레일, 픽 앤 플레이스, 푸셔

公开(公告)号：KR1020060089262A

公开(公告)日：2006-08-09

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/3105 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NOR

公开(公告)号：KR102002380B1

公开(公告)日：2019-07-23

申请号：KR1020120112510

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR101801077B1

公开(公告)日：2017-11-27

申请号：KR1020120003147

申请日：2012-01-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/743 ,  H01L21/76843 ,  H01L21/76855 ,  H01L23/485 ,  H01L23/535 ,  H01L27/0688 ,  H01L27/1108 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/2409 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 제1 단결정실리콘을갖는기판상에 SiGe를갖는희생패턴을형성한다. 상기희생패턴상에제2 단결정실리콘을갖는바디를형성한다. 상기바디상에능동소자를형성한다. 상기희생패턴, 상기바디및 상기능동소자를덮는층간절연막을형성한다. 상기층간절연막을관통하여상기희생패턴을노출하는콘택홀을형성한다. 상기희생패턴을제거하여빈 공간을형성한다. 상기콘택홀 및상기빈 공간내에비정질실리콘막을형성한다. 상기비정질실리콘막을금속실리사이드막으로변환(transform)한다.

Abstract translation: 在具有第一单晶硅的衬底上形成具有SiGe的牺牲图案。 具有第二单晶硅的主体形成在牺牲图案上。 由此在身体上形成有源装置。 由此形成覆盖牺牲图案，主体和有源元件的层间绝缘膜。 通过层间绝缘膜形成接触孔以暴露牺牲图案。 牺牲图案被移除以形成空的空间。 并且在接触孔和空隙空间中形成非晶硅膜。 并将非晶硅膜转化为金属硅化物膜。

公开(公告)号：KR1020150063232A

公开(公告)日：2015-06-09

申请号：KR1020130147603

申请日：2013-11-29

Applicant: 삼성전자주식회사

Inventor： 이병준 ,  가지나미,마사토 ,  유키모리,요시아키 ,  김상윤 ,  김희재 ,  박병국 ,  석승대 ,  신재봉 ,  최병갑

IPC: H01L21/50

CPC classification number: H01L21/67259 ,  H01L21/67109 ,  H01L21/67144 ,  H01L24/75 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L2224/73204 ,  H01L2224/75502 ,  H01L2224/7565 ,  H01L2224/75753 ,  H01L2224/75824 ,  H01L2224/7598 ,  H01L2224/81127 ,  H01L2224/81204 ,  H01L2224/81801 ,  H01L2224/83127 ,  H01L2224/83204 ,  H01L2224/8385 ,  H01L2224/92125 ,  H05K13/046 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 반도체제조장치가제공된다. 반도체제조장치는, 제1 영역에배치된적어도하나의칩을픽업하는픽업유닛; 픽업된칩을공급받아, 제1 영역에서제2 영역에배치된회로기판상으로이동하는본딩헤드; 및제1 영역에서제2 영역으로이동하는동안, 상기회로기판상의본딩위치를검출하는광학유닛을포함한다.

Abstract translation: 提供了半导体制造装置。 根据本发明的半导体制造装置包括：拾取单元，用于拾取设置在第一区域中的至少一个芯片; 接合头以接收所拾取的芯片，以将芯片从第一区域移动到布置在第二区域中的电路板上; 以及光学单元，用于在芯片从第一区域移动到第二区域时检测电路板上的接合位置。

公开(公告)号：KR1020130078222A

公开(公告)日：2013-07-10

申请号：KR1020110147035

申请日：2011-12-30

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A method for manufacturing a semiconductor device and a related device are provided to prevent the exposure of a substrate by forming a deep junction in a substrate. CONSTITUTION: A device isolation layer (13) is formed on a substrate. An active area (12) is defined in the device isolation layer. A gate dielectric layer (15) is formed on the active region. A gate electrode (17) is formed on the gate dielectric layer. The active region includes P-type or N type impurities.

Abstract translation: 目的：提供一种用于制造半导体器件和相关器件的方法，以通过在衬底中形成深结而防止衬底的暴露。 构成：在衬底上形成器件隔离层（13）。 活动区域（12）被定义在设备隔离层中。 在有源区上形成栅介质层（15）。 在栅极电介质层上形成栅电极（17）。 有源区包括P型或N型杂质。