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公开(公告)号：KR1020120048998A
公开(公告)日：2012-05-16
申请号：KR1020100110534
申请日：2010-11-08
Applicant: 삼성전자주식회사
IPC: H01L23/48 , H01L23/00 , H01L25/065
CPC classification number: H01L23/481 , H01L24/81 , H01L25/0657 , H01L27/108 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2225/06555 , H01L2924/12042 , H01L2924/14 , H01L2924/181 , H01L2924/351 , Y10T428/12708 , H01L24/16 , H01L24/17 , H01L2924/00
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a coupling structure already formed from being deformed and misconnected by bonding laminated semiconductor devices with a small bonding force. CONSTITUTION: A chip stack(20) is mounted on a substructure(10). The chip stack includes a plurality of semiconductor devices(22,24) and a plurality of coupling structures(21,23). Each semiconductor device includes an internal circuit(IC) or microelectronic elements integrated on the semiconductor substrate. The coupling structures include connecting elements(CE) connected to the internal circuit of the semiconductor device. The connecting elements are used as an electrical connection path between the semiconductor devices.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过以小的接合力粘接层叠半导体器件来防止已经形成的耦合结构变形和错连接。 构成：芯片堆叠（20）安装在子结构（10）上。 芯片堆叠包括多个半导体器件（22,24）和多个耦合结构（21,23）。 每个半导体器件包括集成在半导体衬底上的内部电路（IC）或微电子元件。 耦合结构包括连接到半导体器件的内部电路的连接元件（CE）。 连接元件用作半导体器件之间的电连接路径。
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公开(公告)号：KR100771893B1
公开(公告)日：2007-11-01
申请号：KR1020070036182
申请日：2007-04-12
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/45144 , H01L2224/48463 , H01L2224/78 , H01L2224/78268 , H01L2224/78301 , H01L2224/786 , H01L2224/85 , H01L2224/85045 , H01L2224/851 , H01L2924/00012 , H01L2924/00
Abstract: 와이어 본딩시 가해지는 힘을 감소시켜, 본딩 패드의 손상 및 층간 절연막의 붕괴를 방지할 수 있는 와이어 본딩 방법을 개시한다. 개시된 본 발명의 와이어 본딩 방법은, 캐필러리로부터 돌출된 와이어 선단에 접착 볼을 형성한다. 다음, 상기 접착 볼의 접착면을 디스크 형태로 변형시킨 다음, 상기 디스크 형태의 접착면을 갖는 접착 볼을 상기 본딩 패드에 본딩시킨다.
와이어 본딩, 접착 볼, 디스크, 저유전, 본딩 패드, 플레이트-
公开(公告)号：KR100771862B1
公开(公告)日：2007-11-01
申请号：KR1020050074480
申请日：2005-08-12
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H05K3/403 , H01L2224/48091 , H01L2224/4824 , H05K3/0052 , H05K3/4069 , H05K3/4614 , H05K3/4647 , H05K2201/0355 , H05K2201/0919 , H05K2203/1189 , H01L2924/00014
Abstract: 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리모듈-소켓 어셈블리를 제시한다. 본 발명에 따르면, 메모리 패키지를 표면에 실장한 인쇄회로기판 의 측면에 매몰되고 표면이 노출된 접촉용 탭(tab)들을 포함하는 모듈(module)과, 하우징(housing) 내에 모듈이 장착될 때 접촉용 탭에 대향되게 배열된 접속 핀(pin)들, 접촉 핀들이 모듈의 측면에 대향되게 지지하는 핀 지지부, 및 모듈이 장착된 후 핀이 탭에 접촉되게 핀 지지부를 전후로 이동시키는 핀 이동부를 구비한 소켓을 포함하는 메모리모듈-소켓 어셈블리를 제시한다.
메모리 모듈, 접촉 핀, 크랙, ZIF, 측면 탭-
公开(公告)号：KR100761863B1
公开(公告)日：2007-09-28
申请号：KR1020060120065
申请日：2006-11-30
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/45144 , H01L2224/48091 , H01L2924/00014 , H01L2924/00
Abstract: 내열성이 우수하면서도 충격에 대한 특성이 우수한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 솔더볼 랜드 표면에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판과, 이를 이용한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지를 제공한다. 2 종류 이상의 표면처리부는 인쇄회로기판 가장자리에는 OSP로 표면처리되고, 중앙에는 니켈과 골드층이 표면처리된 것을 사용할 수 있다. 또한 각각의 솔더볼 랜드에 대하여 가장자리에는 OSP 표면처리하고, 중앙에는 니켈과 골드층이 표면처리된 혼합 솔더볼 랜드를 사용할 수 있다.
OSP, 솔더볼 랜드, SJR, 금속접합층(IMC).Abstract translation: 公开了一种具有两种或更多种类型的表面处理部分的印刷电路板，所述表面处理部分具有优异的耐热性和优异的抵抗冲击特性的焊球区和具有该印刷电路板的半导体封装。 为此，本发明提供了一种具有两种或更多种类型的表面处理部分的印刷电路板以及使用该印刷电路板在焊球区上具有两种或更多种金属结合层的半导体封装。 两种或两种以上的表面处理单元可用于印刷电路板边缘的OSP表面处理和中心镍和金层的表面处理。 另外，对于每个焊球区域，对边缘施加OSP表面处理，并且可以使用在中心处具有镍和金层表面处理的混合焊球区域。
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公开(公告)号：KR1020070019629A
公开(公告)日：2007-02-15
申请号：KR1020060120065
申请日：2006-11-30
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/45144 , H01L2224/48091 , H01L2924/00014 , H01L2924/00
Abstract: 내열성이 우수하면서도 충격에 대한 특성이 우수한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 솔더볼 랜드 표면에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판과, 이를 이용한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지를 제공한다. 2 종류 이상의 표면처리부는 인쇄회로기판 가장자리에는 OSP로 표면처리되고, 중앙에는 니켈과 골드층이 표면처리된 것을 사용할 수 있다. 또한 각각의 솔더볼 랜드에 대하여 가장자리에는 OSP 표면처리하고, 중앙에는 니켈과 골드층이 표면처리된 혼합 솔더볼 랜드를 사용할 수 있다.
OSP, 솔더볼 랜드, SJR, 금속접합층(IMC).-
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公开(公告)号：KR1020070019474A
公开(公告)日：2007-02-15
申请号：KR1020050074478
申请日：2005-08-12
Applicant: 삼성전자주식회사
IPC: H01R13/10
Abstract: 본 발명은 메모리 패키지를 표면에 실장하고 접촉용 탭(tab)을 측면에 장착한 인쇄 회로 기판(Printed circuit board: PCB)이 삽입되는 하우징(housing), 상기 하우징의 내부에 장착되고, 상기 탭과 전기적으로 연결되는 연결부, 및 상기 인쇄 회로 기판이 상기 하우징 내부로 장착된 경우, 상기 탭과 접촉되도록 상기 연결부를 전후로 이동시키는 이동부를 포함하는 ZIF(zero-insertion-force)형 소켓을 개시한다, 개시된 본 발명에 의하면, 강도에 취약한 메모리 패키지의 크랙 발생을 방지할 수 있다.
ZIF형 소켓, 인쇄 회로 기판, 탭, 하우징, 포고핀, 가압 도전 고무-
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公开(公告)号：KR1020130137482A
公开(公告)日：2013-12-17
申请号：KR1020120061135
申请日：2012-06-07
Applicant: 삼성전자주식회사
CPC classification number: H01L25/50 , H01L21/565 , H01L21/568 , H01L23/28 , H01L23/3107 , H01L23/3114 , H01L23/3128 , H01L23/49827 , H01L23/5389 , H01L23/552 , H01L24/19 , H01L25/03 , H01L25/18 , H01L2224/32145 , H01L2224/48091 , H01L2224/48235 , H01L2224/73265 , H01L2224/73267 , H01L2224/92247 , H01L2225/0651 , H01L2225/06548 , H01L2225/06562 , H01L2924/01322 , H01L2924/12042 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: Disclosed are a laminated semiconductor package and a manufacturing method thereof. The laminated semiconductor package comprises a first semiconductor component, a substrate molding, a second semiconductor component, and a sealant. The first semiconductor component comprises an active surface which a first electrode pad is arranged. The substrate molding comprises a first surface which a first connection unit is arranged; a second surface which is faced to the first surface and arranges a second connection unit; a first conductive plug which is connected to the first connection unit and the second connection unit; and a second conductive plug which is connected to the first electrode pad. The substrate molding comprises the first semiconductor component in order that the first electrode pad faces the second surface. The second semiconductor component comprises the second electrode pad which is arranged on the first surface of the substrate molding and is connected to the first connection unit. The sealant fixes the second semiconductor component on the substrate molding and seals the second semiconductor component from the outside. The present invention is provided to decrease the thickness of the vertical direction of the laminated semiconductor package, thereby increasing a vertical direction design freedom degree.
Abstract translation: 公开了层叠半导体封装及其制造方法。 层压半导体封装包括第一半导体部件，基板模制件，第二半导体部件和密封剂。 第一半导体部件包括布置有第一电极焊盘的有源表面。 基板模制件包括布置第一连接单元的第一表面; 第二表面，其面向所述第一表面并且布置第二连接单元; 连接到第一连接单元和第二连接单元的第一导电插头; 以及连接到第一电极焊盘的第二导电插头。 衬底模制件包括第一半导体部件，以使第一电极焊盘面向第二表面。 第二半导体部件包括布置在基板模制件的第一表面上并连接到第一连接单元的第二电极焊盘。 密封剂将第二半导体部件固定在基板模制件上并将第二半导体部件从外部密封。 提供本发明以减小层叠半导体封装的垂直方向的厚度，从而增加垂直方向设计自由度。
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公开(公告)号：KR1020130124858A
公开(公告)日：2013-11-15
申请号：KR1020120048317
申请日：2012-05-07
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/538 , H01L21/568 , H01L23/49816 , H01L23/49822 , H01L23/49827 , H01L23/5384 , H01L23/5389 , H01L24/19 , H01L24/96 , H01L25/03 , H01L25/105 , H01L2224/04105 , H01L2224/12105 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2225/1035 , H01L2225/1058 , H01L2924/12042 , H01L2924/181 , H01L2924/00
Abstract: A semiconductor package is provided. The semiconductor package according to the embodiment of the present invention includes a first semiconductor chip arraign in the lower part and facing each active surface and a second semiconductor chip arraign in the upper part; a first molding member encapsulating the first semiconductor chip and exposing the active surface of the first semiconductor chip through the upper surface; a first rewiring formed on the active surface of the first semiconductor chip and the upper surface of the first molding member; a second rewiring formed on the lower surface of the first molding member; a through via penetrating the first molding member and electrically connecting the first rewiring and the second rewiring ; a first connection member arranged between the first semiconductor chip and the second semiconductor chip.
Abstract translation: 提供半导体封装。 根据本发明的实施例的半导体封装包括在下部部分中并且面向每个有源表面的第一半导体芯片和在上部部分中的第二半导体芯片; 封装所述第一半导体芯片并将所述第一半导体芯片的所述有源表面暴露于所述上表面的第一模制构件; 第一重新布线形成在第一半导体芯片的有源表面和第一模制构件的上表面上; 第二重新布线形成在第一模制构件的下表面上; 穿过所述第一模制构件并使所述第一重新布线和所述第二重新布线电连接的穿通孔; 布置在第一半导体芯片和第二半导体芯片之间的第一连接构件。
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