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公开(公告)号：KR100822800B1
公开(公告)日：2008-04-17
申请号：KR1020060046662
申请日：2006-05-24
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/1273 , H01L45/143 , H01L45/144 , H01L45/1666
Abstract: 상변화 물질막에 접촉하는 전극의 상부면이 닫힌 루프 형태를 나타내는 상변화 기억소자 형성 방법이 제공된다. 기판상에 서로에 대해서 식각 선택성을 나타내며 개구부를 갖는 제1절연막 및 희생막이 형성되고, 개구부의 측면에 예비 제1도전체가 형성된다. 개구부를 채우며 상기 제희생막에 대해서 식각 선택성을 나타내는 예비 제2절연막이 형성된다. 희생막이 그리고 상기 제1절연막의 상부면 위쪽으로 형성된 예비 제1도전체 및 예비 제2절연막이 제거되어, 예비 제1도전체로부터 제1도전체가 형성되고 예비 제2절연막으로부터 제2절연막이 형성된다. 제1도전체, 제1절연막 그리고 제2절연막 상에 상변화물질막과 제2도전체가 형성된다.
상변화 기억소자, 상변화 물질-
公开(公告)号：KR1020070113003A
公开(公告)日：2007-11-28
申请号：KR1020060046662
申请日：2006-05-24
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/1273 , H01L45/143 , H01L45/144 , H01L45/1666 , G11C13/0004
Abstract: A phase change memory device and a forming method thereof are provided to minimize a contact area between the phase change material layer and a first conductive element by forming a top surface contacted to the phase material layer of an electrode to have a closed loop shape. A first insulating layer(120) and a sacrifice layer which include openings and have etch-selectivities about each other are formed on a substrate. A preliminary conductive element is formed at a side of the opening. A second preliminary insulating layer filling the openings is formed, and has the etch-selectivity about the sacrifice layer. A second insulating layer(155) is formed from the preliminary second insulating layer, and a first conductive layer is formed from the preliminary first conductive layer by removing the sacrifice layer, the preliminary first conductive element and the second preliminary insulating layer. A phase material layer(160) and a second conductive element are formed on the first conductive element, the first insulating layer and the second insulating layer.
Abstract translation: 提供相变存储器件及其形成方法，通过形成与电极的相材料层接触的顶表面以使闭环形状最小化，使相变材料层和第一导电元件之间的接触面积最小化。 在基板上形成第一绝缘层（120）和牺牲层，其包括彼此相邻的开口并具有蚀刻选择性。 初步导电元件形成在开口的一侧。 形成填充开口的第二初步绝缘层，并且具有围绕牺牲层的蚀刻选择性。 从预备的第二绝缘层形成第二绝缘层（155），并且通过去除牺牲层，预备的第一导电元件和第二初级绝缘层，从预备的第一导电层形成第一导电层。 在第一导电元件，第一绝缘层和第二绝缘层上形成相材料层（160）和第二导电元件。
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公开(公告)号：KR100663348B1
公开(公告)日：2007-01-02
申请号：KR1020040070089
申请日：2004-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L45/06 , H01L27/2436 , H01L45/1226 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/1666
Abstract: 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들을 제공한다. 상기 피이. 램들 및 그 형성방법들은 축소된 디자인 룰에 대응해서 노드 도전막 패턴 및 하부 전극을 이어줄 수 있는 상전이막 패턴을 제시해준다. 이를 위해서, 반도체 기판의 상부의 평탄화 층간절연막에 노드 도전막 패턴이 배치된다. 상기 평탄화 층간절연막 및 노드 도전막 패턴을 차례로 덮는 몰딩막, 형성막 패턴 및 보호막을 형성한다. 상기 형성막 패턴은 몰딩막으로 둘러싸이도록 배치된다. 그리고, 상기 몰딩막 및 평탄화 층간절연막 사이에 개재되도록 하부 전극을 형성한다. 상기 보호막 상에 상부 전극을 형성한다. 상기 평탄화 층간절연막 상에 위치되어서 몰딩막 및 형성막 패턴 사이에 배치된 상전이막 패턴을 형성한다. 상기 상전이막 패턴 및 몰딩막 사이에 스페이서 패턴이 배치된다. 상기 하부 전극 상에 위치되어서 보호막 및 몰딩막에 배치된 접속 노드막 패턴을 형성한다. 이때에, 상기 접속 노드막 패턴은 상부 및 하부 전극들을 이어준다. 상기 상전이막 패턴은 노드 도전막 패턴 및 하부 전극과 접촉한다. 또한, 상기 하부 전극은 접속 노드막 패턴으로부터 노드 도전막 패턴을 향하여 돌출해서 형성막 패턴 아래에 배치된다.
상전이막 패턴, 하부 전극. 상부 전극.-
公开(公告)号：KR1020170104111A
公开(公告)日：2017-09-14
申请号：KR1020160165209
申请日：2016-12-06
Applicant: 삼성전자주식회사
IPC: G06F12/02
CPC classification number: G11C11/40618 , G06F12/023 , G06F2212/1044 , G06F2212/7211 , G11C7/24 , G11C14/00 , G11C16/3495 , G11C29/74
Abstract: 본발명에따른저장장치혹은메모리장치를위한웨어레벨링방법은, 입력된메모리어드레스를수신하는단계, 랜덤화된메모리어드레스가되도록상기입력된메모리어드레스를랜덤화시키는단계, 및서로다른메모리어드레스가되도록상기랜덤화된메모리어드레스를주기적으로재할당하는단계를포함할수 있다.
Abstract translation: 根据本发明的用于调平存储器装置或存储装置的方法包括以下步骤：接收输入存储器地址，随机化输入存储器地址以成为随机存储器地址， 并定期重新分配随机存储器地址。
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公开(公告)号：KR1020150017449A
公开(公告)日：2015-02-17
申请号：KR1020130093200
申请日：2013-08-06
Applicant: 삼성전자주식회사
IPC: G11C13/00
CPC classification number: G11C13/0004 , G11C13/0007 , G11C14/00 , G11C2213/32 , G11C2213/72 , H01L27/224 , H01L27/2409 , H01L27/2463 , H01L27/2481 , H01L45/04 , H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/146 , H01L45/165
Abstract: 본 발명에 따른 가변 저항 메모리 시스템은 제 1 및 제 2 영역들을 포함하는 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치; 가변 저항 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 제 1 영역은 제 1 가변 저항 물질층을 포함하는 제 1 가변 저항 메모리 셀들을 포함하고, 제 2 영역은 제 1 가변 저항 물질층의 금속 도핑 농도보다 높거나 또는 낮은 금속 도핑 농도를 갖도록 형성된 제 2 가변 저항 물질층을 포함하는 제 2 가변 저항 메모리 셀들을 포함하고, 메모리 컨트롤러는 제 1 가변 저항 메모리 셀들을 스토리지로 사용하고, 제 2 가변 저항 메모리 셀들을 버퍼 메모리로 사용한다.
Abstract translation: 根据本发明的电阻随机存取存储器系统包括电阻随机存取存储器件，其包括包括第一和第二区域的存储单元阵列和控制电阻随机存取存储器件的存储器控制器。 第一区域包括第一电阻性随机存取存储单元，其包括第一可变电阻材料层。 第二区域包括第二电阻随机存取存储单元，其包括金属掺杂浓度高于或低于第一可变电阻材料层的金属掺杂浓度的第二可变电阻材料层。 存储器控制器使用第一电阻随机存取存储器单元作为存储器，并且使用第二电阻随机存取存储器单元作为缓冲存储器。
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Patent Agency Ranking
公开(公告)号：KR1020150017047A
公开(公告)日：2015-02-16
申请号：KR1020130092693
申请日：2013-08-05
Applicant: 삼성전자주식회사
Abstract: 본 발명의 실시 예에 따른 뉴로모픽 시스템 구현 방법은: 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 곳에 배치된 복수의 메모리 셀들 중, 제 1 상태에 있는 타겟 셀들이 연결된 적어도 하나의 선택된 비트 라인에 인가되는 전압을 단계적으로 증가시키는 단계; 상기 적어도 하나의 선택된 비트 라인에 연결된 셀들 중 상기 제 1 상태에 있는 타겟 셀들을 제외한 제 2 상태에 있는 비선택 셀들에 연결된 비선택 워드 라인들에 인가되는 전압들을 단계적으로 증가시켜 뉴런 스파이킹 펄스들을 발생시키는 단계; 및 상기 뉴런 스파이킹 펄스들 중 임의로 선택된 제 1 및 제 2 뉴런 스파이킹 펄스들을 제 1 및 제 2 메모리 셀들을 포함하는 시냅틱 회로로 시차를 두고 입력하여 STDP(Spike-Timing Dependent Plasticity) 알고리즘을 구현하는 단계를 포함한다. 본 발명에 따르면, 상 변화 메모리 소자들만으로 뉴런 스파이킹, STDP 및 이들을 포함하는 뉴로모픽 시스템을 구현할 수 있어 메모리 장치의 저전력화 및 고집적화를 도모할 수 있다.
Abstract translation: 本发明涉及一种神经形态系统实现方法。 该方法包括以下步骤：在布置在字线和位线的交叉区域上的多个存储单元之间，以第一模式逐渐增加施加到连接到目标单元的一个或多个选定位线的电压; 通过在除了靶细胞之外的第二模式中逐渐增加施加到连接到未选择细胞的一个或多个未选择的字线的电压来产生神经元刺激脉冲; 以及通过将随机选择的第一和第二神经元刺激脉冲输入到具有时间差的包括第一和第二存储器单元的突触电路来实现STDP算法。 本发明可以通过仅包括具有神经元峰值和STDP的相变存储器件来实现具有低功率使用和高集成度的神经形态系统。
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公开(公告)号：KR101490429B1
公开(公告)日：2015-02-11
申请号：KR1020080022447
申请日：2008-03-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144
Abstract: 높은 집적도로 집적화가 가능한 저항 메모리 소자 및 그 형성 방법이 제공된다. 일 실시 예에서 비트라인이 구리를 사용한 상감기법으로 형성되고 구리 비트라인이 형성될 때, 구리 비트라인 근처에 구리 스터드가 형성될 수 있다.
저항 메모리소자, 상변화 메모리 소자, 칼코겐 화합물, 비트라인-
公开(公告)号：KR1020090097361A
公开(公告)日：2009-09-16
申请号：KR1020080022447
申请日：2008-03-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/2409 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144 , G11C13/0004
Abstract: A resistance memory device and a forming method thereof are provided to form a copper stud, a copper bit line, and a copper word line with the high resistance characteristic by adopting a dual stud structure of a lower stud and an upper stud. A resistance memory element(Mp) is equipped on a substrate(100). A bit line(BL) is equipped on the resistance memory element. An upper stud is equipped outside the resistance memory element and includes the same material as the bit line. The bit line and the upper stud contain the copper. The lower stud contains the tungsten. The wiring used as the word line contains the copper.
Abstract translation: 提供电阻记忆装置及其形成方法，通过采用下螺柱和上螺栓的双螺柱结构来形成具有高电阻特性的铜螺柱，铜位线和铜字线。 在基板（100）上装有电阻记忆元件（Mp）。 电阻存储元件上装有位线（BL）。 电阻存储元件外部装有一个上部螺柱，并包括与位线相同的材料。 位线和上螺柱包含铜。 下螺柱包含钨。 用作字线的布线包含铜。
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29.发明公开정보 저장 요소 내에 버퍼 패턴을 갖는 상변이 기억 셀의제조 방법 및 이에 의해 제조된 상변이 기억 셀 无效在数据存储单元中制造具有缓冲器图案的相位可变存储单元的方法和制造的相变可变存储器
公开(公告)号：KR1020080056063A
公开(公告)日：2008-06-20
申请号：KR1020060128794
申请日：2006-12-15
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L45/06 , G11C13/0004 , H01L45/1233 , H01L45/141
Abstract: A method for fabricating a phase change memory cell having a buffer pattern in a data storage element is provided to reduce reset current by decreasing the stress applied to the phase change material pattern by a buffer pattern. A first electrode(150) is formed on a semiconductor substrate(110). A data storage element(166) is formed on the first electrode, including a phase change material pattern, an insulation layer pattern and a buffer pattern that are sequentially stacked. A second electrode(174) is formed on the sidewall and upper surface of the data storage element. The process for forming the second electrode can include the following steps. A horizontal electrode(170) is formed to cover the upper surface of the data storage element. The sidewalls of the data storage element and the horizontal electrode are covered with a vertical electrode(172).
Abstract translation: 提供一种用于制造在数据存储元件中具有缓冲器图案的相变存储单元的方法，通过减小通过缓冲图案施加到相变材料图案的应力来减少复位电流。 第一电极（150）形成在半导体衬底（110）上。 数据存储元件（166）形成在第一电极上，包括相继堆叠的相变材料图案，绝缘层图案和缓冲图案。 第二电极（174）形成在数据存储元件的侧壁和上表面上。 形成第二电极的工艺可以包括以下步骤。 形成水平电极（170）以覆盖数据存储元件的上表面。 数据存储元件和水平电极的侧壁被垂直电极（172）覆盖。
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