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公开(公告)号：KR1020130107858A
公开(公告)日：2013-10-02
申请号：KR1020120029995
申请日：2012-03-23
Applicant: 삼성전자주식회사
Inventor： 임준희
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01G4/018 , H01G4/01 , H01G4/085 , H01G4/33 , H01G4/38 , H01L27/10852 , H01L28/91 , Y10T29/435
Abstract: PURPOSE: A capacitor structure and a method for forming the same are provided to perform an etching or a patterning process for forming a support pattern after a lower electrode is formed, thereby having no need for etching different films to form the lower electrode and the support pattern. CONSTITUTION: The upper part of a mold layer is removed. The upper part of a lower electrode (170) is exposed. A support pattern (180) is formed on the sidewall of the exposed lower electrode and the mold layer. The mold layer is removed. A dielectric layer (190) and an upper electrode (195) are successively formed on the lower electrode and the support pattern. [Reference numerals] (AA) Second direction; (BB) First direction
Abstract translation: 目的：提供一种电容器结构及其形成方法，用于在形成下电极之后执行用于形成支撑图案的蚀刻或图案化工艺，从而不需要蚀刻不同的膜以形成下电极和支撑体 模式。 构成：去除模具层的上部。 下电极（170）的上部被暴露。 支撑图案（180）形成在暴露的下电极和模层的侧壁上。 去除模具层。 电介质层（190）和上电极（195）依次形成在下电极和支撑图案上。 （附图标记）（AA）第二方向; （BB）第一方向
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公开(公告)号：KR1020150088634A
公开(公告)日：2015-08-03
申请号：KR1020140009165
申请日：2014-01-24
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: 본발명의기술적사상은반도체소자및 반도체소자의제조방법에관한것이다. nMOS 영역에는 n형금속층만존재하게하고, pMOS 영역에는 p형금속층만존재하게하여게이트에칭공정을효율성있게하고, 게이트간단차를줄일수 있다. 이를위하여, 기판상에셀 영역, nMOS 영역및 pMOS 영역을포함하고, 상기 nMOS 영역은 n형금속층을포함하고, 상기 pMOS 영역은 p형금속층을포함하고, 상기셀 영역은상기 n형금속층및 상기 p형금속층을포함하지않고, 상기 nMOS 영역은상기 p형금속층을포함하지않고, 상기 pMOS 영역은상기 n형금속층을포함하지않는반도체소자를제공한다.
Abstract translation: 本发明的技术思想涉及半导体器件和半导体器件的制造方法。 n型金属层仅存在于nMOS区域上。 p型金属层仅存在于pMOS区域上。 因此，可以提高栅极蚀刻工艺的效率，并且可以减小栅极之间的阶梯差。 为此，在衬底中形成电池区域，nMOS区域和pMOS区域。 nMOS区域包括n型金属层。 pMOS区域包括p型金属层。 单元区域不包括n型金属层和p型金属层。 nMOS区域不包括p型金属层。 pMOS区域不包括n型金属层。
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公开(公告)号：KR1020150005198A
公开(公告)日：2015-01-14
申请号：KR1020130078716
申请日：2013-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L29/78 , H01L21/336
CPC classification number: H01L27/10897 , H01L21/265 , H01L21/28158 , H01L27/10814 , H01L27/10823 , H01L27/10894 , H01L29/0649 , H01L29/4236 , H01L21/76831 , H01L21/823885 , H01L21/823892 , H01L29/42356 , H01L29/7802
Abstract: 본 발명에 따른 반도체 소자는, 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판이 마련된다. 상기 분리용 트렌치 내부에 구비되고, 소자 분리 영역으로 제공되는 절연 패턴이 구비된다. 상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴이 구비된다. 상기 기판 표면 및 절연 패턴 상에는 제1 게이트 절연막이 구비된다. 상기 제1 게이트 절연막 상에는, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴이 구비된다. 상기 공통 게이트 패턴 양 측의 제1 영역 및 제2 영역에는 각각 소오스/드레인 영역들이 구비된다. 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.
Abstract translation: 在根据本发明的半导体元件中，提供了具有第一区域，在第一方向上面向第一区域的第二区域和在第一和第二区域之间的分离沟槽的衬底。 绝缘图案设置在分离沟槽中并且设置在元件分离区域中。 嵌入的导电图案被嵌入在绝缘图案内部，并且具有比在分离沟槽的两侧突出的基板的上主表面低的上表面，其中嵌入的导电图案在垂直于第二方向上延伸 到第一个方向。 在基板表面和绝缘图案上设置第一栅极绝缘膜。 在第一栅极绝缘膜上设置有沿着第一区域的上表面沿第一方向延伸的共用栅极图案，元件分离区域和第二区域。 源极和漏极区分别设置在公共栅极图案的两侧的第一和第二区域中。 半导体元件可以具有优异的操作特性。
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公开(公告)号：KR101481708B1
公开(公告)日：2015-01-12
申请号：KR1020080116120
申请日：2008-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66621 , H01L21/26586 , H01L27/10823 , H01L27/10876 , H01L28/90
Abstract: 전기적 특성이 개선된 리세스 채널 트랜지스터 및 이의 제조방법이 개시되어 있다. 리세스 채널 트랜지스터는 게이트 구조물, 제1 불순물 영역, 재2 불순물 영을 포함하는 구조를 갖는 갖는다. 상기 게이트 구조물은 기판에 형성된 리세스 내에 형성되고, 상기 제1 불순물 영역은 상기 게이트 구조물에 노출된 기판의 상기 리세스 내에 형성된 게이트 구조물의 하부 측벽과 인접하는 기판의 표면 아래에 국부적으로 형성되며 상기 제1 불순물과 반대 타입의 제2 불순물을 포함한다. 이러한 구성을 갖는 리세스 채널 트랜지스터는 누설 전류가 증가되는 현상을 방지하여 디램의 리프래쉬 특성이 개선시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020120019877A
公开(公告)日：2012-03-07
申请号：KR1020100083448
申请日：2010-08-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/10894 , H01L21/76264 , H01L21/823481 , H01L21/76897
Abstract: PURPOSE: A semiconductor device which includes a low resistance region under a device separation film is provided to easily transfer a back bias to an active region by arranging a low resistance region which includes an impurity ion of the same conductivity type as the active region under the device separation film. CONSTITUTION: An adhesive film(27) is arranged on a substrate(31). A wiring layer(25) is arranged on the adhesive film. A buried well(21) which includes first conductivity type impurity ions is arranged on the wiring layer. First and second active regions(15A,15B) which include second conductivity type impurity ions are arranged on the buried well. A device separation film(37) is arranged between the first and second active regions. A low resistance region(39) is arranged between the device separation film and the wiring layer.
Abstract translation: 目的：提供一种在器件分离膜下方包括低电阻区域的半导体器件，以通过布置低电阻区域来容易地将反偏压传递到有源区域，该低电阻区域包括与下面所示的有源区域相同的导电类型的杂质离子 器件分离膜。 构成：粘合膜（27）布置在基底（31）上。 布线层（25）布置在粘合膜上。 包括第一导电型杂质离子的掩埋阱（21）布置在布线层上。 包括第二导电类型的杂质离子的第一和第二有源区（15A，15B）被布置在掩埋阱上。 器件分离膜（37）布置在第一和第二有源区之间。 在器件分离膜和布线层之间布置有低电阻区域（39）。
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公开(公告)号：KR1020080076618A
公开(公告)日：2008-08-20
申请号：KR1020070016796
申请日：2007-02-16
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: H01L23/5256 , G11C17/18 , H01L23/5252 , H01L27/0617 , H01L27/101 , H01L27/112 , H01L27/11206 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor integrated circuit is provided to reduce drive voltage for programming by utilizing a transistor in which a gate insulation layer is damaged, thereby giving a rapid and reliable programming process. A semiconductor integrated circuit comprises a plurality of transistors including first conductive active regions(200a,200b), gate stacks(300a,300b), and second conductive source and drain regions(400a,400a). The gate stack includes gate insulation layers(310a,310b) and gate electrodes(320a,320b), which are formed on the active region sequentially. The second conductive source and drain electrodes are opposite to the first conductivity. The source and drain electrodes are separated from each other within the active region, with the gate stack sandwiched therebetween. Among the transistors, the gate insulation layer of the transistor used as an electric fuse is damaged selectively. The transistor used as the electric fuse has a contact hole for the gate electrode within a region overlapping with the gate insulation of the gate electrode.
Abstract translation: 提供半导体集成电路以通过利用其中栅极绝缘层被损坏的晶体管来减少用于编程的驱动电压，从而提供快速和可靠的编程过程。 半导体集成电路包括多个晶体管，包括第一导电有源区（200a，200b），栅叠层（300a，300b）和第二导电源漏区（400a，400a）。 栅极堆叠包括依次形成在有源区上的栅极绝缘层（310a，310b）和栅电极（320a，320b）。 第二导电源极和漏极与第一导电性相反。 源电极和漏电极在有源区域内彼此分离，栅堆叠夹在它们之间。 在晶体管中，用作电熔丝的晶体管的栅极绝缘层被选择性地损坏。 用作电熔丝的晶体管在与栅电极的栅极绝缘重叠的区域内具有用于栅电极的接触孔。
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公开(公告)号：KR102087078B1
公开(公告)日：2020-03-10
申请号：KR1020130133055
申请日：2013-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/8242 , H01L21/336 , H01L27/108
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公开(公告)号：KR101734936B1
公开(公告)日：2017-05-15
申请号：KR1020100083448
申请日：2010-08-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/10894 , H01L21/76264 , H01L21/823481
Abstract: 기판상에형성된접착막이제공된다. 상기접착막 상에배선층이배치된다. 상기배선층 상에제1 도전형 불순물이온들을갖는매립웰(buried well)이제공된다. 상기매립웰 상에상기제1 도전형과다른제2 도전형 불순물이온들을갖는제1 및제2 활성영역들이배치된다. 상기제1 및제2 활성영역들사이에소자분리막이배치된다. 상기소자분리막 및상기배선층 사이에저 저항영역이배치된다. 상기저 저항영역에전기적으로접속된백 바이어스배선이제공된다. 상기저 저항영역은상기활성영역들보다높은농도의상기제2 도전형 불순물이온들을갖는다.
Abstract translation: 提供形成在基板上的粘合剂膜。 布线层设置在粘合剂膜上。 现在提供在布线层上具有第一导电类型杂质离子的掩埋阱。 具有不同于第一导电类型的第二导电类型杂质离子的第一和第二有源区被设置在掩埋阱上。 元件隔离膜设置在第一和第二有源区之间。 并且在器件隔离膜和布线层之间设置低电阻区域。 并且提供电连接到低电阻区域的背偏置布线。 并且低电阻区具有比有源区更高浓度的第二导电类型杂质离子。
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公开(公告)号：KR1020150071085A
公开(公告)日：2015-06-26
申请号：KR1020130157444
申请日：2013-12-17
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H01L27/088
CPC classification number: H01L29/7835 , G11C5/025 , G11C7/065 , G11C11/4091 , G11C16/26 , H01L21/823437 , H01L27/0207 , H01L27/088
Abstract: 기판상에한정된활성영역을가로지르며, 상기활성영역의서로인접한두 개의모서리들을덮는게이트전극이배치된다. 상기게이트전극의제1 측면에인접한상기활성영역내에드레인영역이형성된다. 상기게이트전극의제2 측면에인접한상기활성영역내에소스영역이형성된다. 상기게이트전극의상기제1 및제2 측면들은서로떨어지고, 상기제1 측면은구부러진모양을갖는다.
Abstract translation: 穿过限定的有源区并覆盖有源区的两个相邻边缘的栅极位于衬底上。 漏极区域形成在与栅电极的第一侧相邻的有源区中。 源极区域形成在与栅电极的第二侧相邻的有源区域中。 栅电极的第一侧和第二侧彼此分离。 第一面的形状是弯曲的。
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