公开(公告)号：KR1019940008064A

公开(公告)日：1994-04-28

申请号：KR1019920017002

申请日：1992-09-18

Applicant: 삼성전자주식회사

Inventor： 김국광 ,  최종수 ,  최희국

IPC: H01L23/495

Abstract: 반도체 칩을 실장하는 리이드 프레임에서, 다이패드의 상하 양측에 연결되어 상기 다이패드를 지지하는 서로 마주보는 한쌍의 타이 바를 서로 비대칭되게 형성한 후, 몰딩 공정에서 패키지 몸체를 형성하고, 트림 공정을 진행하여 반도체 패키지를 형성하였다. 그 다음 사기 반도체 패키지를 다수개 납땜 장치에 탑재하여 외부 리이드들의 일단에 납을 도포하였다. 이때 패키지 몸체의 외부로 노출되는 타이 바의 끝부분이 인접한 반도체 패키지의 타이 바 끝부분과 서로 엇갈리게 위치하게 된다.
따라서 반도체 패키지의 일부 리이드에 납을 도포하는 납땜 공정시 납이 튀어 타이 바의 주위에 납이 불규칙하게 도포되어 외관 불량이 발생하는 것을 방지하며, 상기 튀는 납에 의해 인접한 반도체 패키지들이 접착되어 불량이 발생하는 것을 방지할 수 있다.

公开(公告)号：KR100806350B1

公开(公告)日：2008-03-06

申请号：KR1020070008031

申请日：2007-01-25

Applicant: 삼성전자주식회사

Inventor： 유승관 ,  최희국 ,  심성민 ,  장동현

IPC: H01L23/48

CPC classification number: H01L23/3114 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05548 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01021 ,  H01L2924/01022 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01059 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/30105

Abstract: A semiconductor device package and a manufacturing method thereof are provided to minimize the parasitic capacitance between a metal wire and a rewiring pattern of the semiconductor device by forming a structure having a cavity between the metal wire and the rewiring pattern of the semiconductor device. A semiconductor device has a bonding pad(112). An interlayer dielectric(118) exposes a partial surface of the bonding pad. A rewiring pattern(122) is connected to the exposed partial surface of the bonding pad. A passivation layer exposes the exposed partial surface of the bonding pad and a partial surface of the rewiring pattern. The interlayer dielectric has a cavity(116) provided on a lower portion of the rewiring pattern. The interlayer dielectric includes a first interlayer dielectric having an undercut part and a second interlayer dielectric. The second interlayer dielectric covers the first interlayer dielectric and the undercut part. The first interlayer dielectric includes a negative type photoresist material.

Abstract translation: 提供一种半导体器件封装及其制造方法，用于通过在金属线和半导体器件的重新布线图案之间形成具有空腔的结构来最小化金属线和半导体器件的重新布线图案之间的寄生电容。 半导体器件具有接合焊盘（112）。 层间电介质（118）暴露接合焊盘的部分表面。 重新布线图案（122）连接到接合焊盘的暴露的部分表面。 钝化层暴露接合焊盘的暴露的部分表面和重新布线图案的部分表面。 层间电介质具有设置在重新布线图案的下部的空腔（116）。 层间电介质包括具有底切部分和第二层间电介质的第一层间电介质。 第二层间电介质覆盖第一层间电介质和底切部分。 第一层间电介质包括负型光致抗蚀剂材料。

公开(公告)号：KR100632256B1

公开(公告)日：2006-10-11

申请号：KR1019990050136

申请日：1999-11-12

Applicant: 삼성전자주식회사

Inventor： 최희국 ,  오세용

IPC: H01L23/495

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 리드 온 칩형 리드 프레임(Lead on chip type lead frame)에 관한 것으로, 더욱 구체적으로는 내부리드들이 다이 본딩, 와이어 본딩 및 성형 공정 등을 거치는 동안 열과 스트레스 등을 받아 변형되는 것을 방지하기 위한 리드 프레임 구조의 개선에 관한 것이며, 이를 위하여 하여 반도체 칩의 상면을 가로질러 형성되고 서로 연결되는 적어도 한쌍의 더미리드(Dummy lead)들을 포함하는 것을 특징으로 하는 리드 온 칩형 리드 프레임 구조를 개시하고 또한 더미리드들은 전기적으로 본딩패드에 전기적으로 연결되지 않는 것을 특징으로 하는 리드 프레임 구조를 개시하며, 이러한 구조적 특징에 따라 리드 온 칩형 반도체 패키지가 제조되는 과정에서 다이 본딩, 와이어 본딩 및 성형 공정 중 내부리드가 열에 의한 응력을 받아 변형되는 것을 감소시킬 수 있으며, 결국 더미리드들을 포함하는 리드 온 칩형 리드 프레임을 이용한 반도체 패키지의 수율을 향상시킬 수 있다.
리드 온 칩(LOC), 리드 프레임(Lead frame), 더미리드(Dummy lead), 내부리드(Inner lead), 열팽창계수(CTE)

Abstract translation: 本发明涉及一种芯片引线框上的引线（引线芯片型引线框架上），更具体地，内部引线接受热和压力，移动通过等芯片接合，引线接合及成型防止变形 并且更具体地涉及一种芯片上引线框架结构，其包括为此目的在半导体芯片的上表面上彼此形成并连接的至少一对虚设引线， 该引线框结构的特征在于，虚拟引线不与接合焊盘电连接，根据该结构特征，在制造引线芯片型半导体封装的过程中， 由于受到热量的压力可以减少 这是，毕竟它是能够提高使用芯片引线框上的引线包括一个虚设引线的半导体封装的产率。

公开(公告)号：KR100594248B1

公开(公告)日：2006-06-30

申请号：KR1020040008940

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 이상협 ,  최희국

IPC: H01L23/28

CPC classification number: H01L23/3121 ,  H01L21/565 ,  H01L25/0652 ,  H01L2224/16 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01078 ,  H05K1/181 ,  H05K3/0052 ,  H05K3/284 ,  H05K2201/09063 ,  H05K2201/10674 ,  H05K2203/1316 ,  H05K2203/1572 ,  H01L2224/0401

Abstract: 양면 몰딩이 가능한 반도체 모듈용 인쇄회로기판과 이를 사용한 반도체 모듈 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 몰딩 공정에서 인쇄회로기판용 기판본체에 봉지수지가 기판본체를 관통하여 상하 방향으로 흐를 수 있도록 몰드주입용 관통홀을 형성한다. 따라서 종래에는 단면 몰딩만 가능하던 공정이 양면 몰딩도 가능하게 됨으로 인하여 생산성을 향상시키고, 제조원가를 절감하고, 공정불량을 감소시킨다.
반도체 모듈, 관통홀, 양면 몰딩.

公开(公告)号：KR100564620B1

公开(公告)日：2006-03-29

申请号：KR1020040022027

申请日：2004-03-31

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  백중현 ,  이해형 ,  최희국 ,  이진양

IPC: H01L23/50

CPC classification number: H01R12/721 ,  H05K3/305 ,  H05K3/306 ,  H05K2201/0133 ,  H05K2201/10189 ,  H05K2201/10446 ,  H05K2203/1147 ,  H05K2203/304 ,  Y02P70/613

Abstract: 열방출 특성을 개선한 메모리 모듈, 메모리 모듈용 소켓 및 이를 이용한 메모리 모듈용 소켓 사용방법에 관해 개시한다. 이를 위해 본 발명은 메모리 모듈에 회로연결용 탭이 있는 끝단에 공극(air gap)을 없애기 위한 갭 필라(gap filler)를 형성하거나, 메모리 모듈용 소켓의 바닥면에 공극을 없애기 위한 갭 필라(gap filler)를 형성한다. 또한 메모리 모듈을 메모리 모듈용 소켓에 삽입할 때에 열전달 특성을 갖는 구리스를 메모리 모듈의 회로연결용 탭에 코팅하고 삽입함으로써, 메모리 모듈에서 발생하는 열을 효과적으로 외부로 방출시킬 수 있다.
메모리 모듈, 메모리 모듈용 소켓, 갭 필라, 공극(air gap)

公开(公告)号：KR1020050096597A

公开(公告)日：2005-10-06

申请号：KR1020040022027

申请日：2004-03-31

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  백중현 ,  이해형 ,  최희국 ,  이진양

IPC: H01L23/50

CPC classification number: H01R12/721 ,  H05K3/305 ,  H05K3/306 ,  H05K2201/0133 ,  H05K2201/10189 ,  H05K2201/10446 ,  H05K2203/1147 ,  H05K2203/304 ,  Y02P70/613

Abstract: 열방출 특성을 개선한 메모리 모듈, 메모리 모듈용 소켓 및 이를 이용한 메모리 모듈용 소켓 사용방법에 관해 개시한다. 이를 위해 본 발명은 메모리 모듈에 회로연결용 탭이 있는 끝단에 공극(air gap)을 없애기 위한 갭 필라(gap filler)를 형성하거나, 메모리 모듈용 소켓의 바닥면에 공극을 없애기 위한 갭 필라(gap filler)를 형성한다. 또한 메모리 모듈을 메모리 모듈용 소켓에 삽입할 때에 열전달 특성을 갖는 구리스를 메모리 모듈의 회로연결용 탭에 코팅하고 삽입함으로써, 메모리 모듈에서 발생하는 열을 효과적으로 외부로 방출시킬 수 있다.

公开(公告)号：KR1020040080955A

公开(公告)日：2004-09-20

申请号：KR1020040008940

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 이상협 ,  최희국

IPC: H01L23/28

CPC classification number: H01L23/3121 ,  H01L21/565 ,  H01L25/0652 ,  H01L2224/16 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01078 ,  H05K1/181 ,  H05K3/0052 ,  H05K3/284 ,  H05K2201/09063 ,  H05K2201/10674 ,  H05K2203/1316 ,  H05K2203/1572 ,  H01L2224/0401

Abstract: PURPOSE: A method for molding a semiconductor module and a PCB for the same are provided to improve the productivity and reduce the manufacturing cost by using a both-sided molding method. CONSTITUTION: The first semiconductor chip is loaded on the first side of a PCB. The second semiconductor chip is loaded on the second side of PCB corresponding to the first side of the PCB. The PCB is loaded into a mold apparatus including the first mold cavity(120a) for molding the first semiconductor chip and the second mold cavity(120b) for molding the second semiconductor chip. A molding resin is injected into the first and the second mold cavities through a mold injection hole(122).

Abstract translation: 目的：提供一种用于模制半导体模块和用于其的PCB的方法，以通过使用双面模制方法来提高生产率并降低制造成本。 构成：第一个半导体芯片装载在PCB的第一面上。 第二个半导体芯片装载在与PCB的第一面对应的PCB的第二面上。 PCB装载到包括用于模制第一半导体芯片的第一模腔（120a）和用于模制第二半导体芯片的第二模腔（120b）的模具装置中。 模塑树脂通过模具注入孔（122）注入第一模腔和第二模腔中。

公开(公告)号：KR1020040073925A

公开(公告)日：2004-08-21

申请号：KR1020030031152

申请日：2003-05-16

Applicant: 삼성전자주식회사

Inventor： 이상협 ,  최희국 ,  유철준

IPC: H01L21/56

CPC classification number: H01L2224/16

Abstract: PURPOSE: A method for molding both sides of a PCB module having a wafer level package and a mold used for the same are provided to enhance the productivity by molding simultaneously the top surface and the bottom of a PCB. CONSTITUTION: A wafer level package including a semiconductor chip having a bumper is prepared. A PCB module is formed by mounting wafer level packages having bumpers on the top surface and the bottom surface of a PCB(107). The PCB module is loaded between an upper mold including an upper cavity and an upper gate and a lower mold including a lower cavity and a lower gate. Epoxy molding compound(129) is implanted into the upper cavity and the lower cavity through an implantation part adjacent to the upper gate and the lower gate. The PCB module is separated from the upper mold, the lower mold, and the implantation part. The residual epoxy molding compound is removed from the implantation part.

Abstract translation: 目的：提供一种用于模制具有晶片级封装和用于其的模具的两侧的方法，以通过同时模制PCB的顶表面和底部来提高生产率。 构成：制备包括具有保险杠的半导体芯片的晶片级封装。 通过将具有保险杠的晶片级封装安装在PCB（107）的顶表面和底表面上来形成PCB模块。 PCB模块装载在包括上腔体和上浇口的上模具和下模具之间，该模具包括下腔体和下浇口。 环氧模塑料（129）通过与上浇口和下浇口相邻的注入部分注入上腔和下腔。 PCB模块与上模具，下模具和注入部件分离。 从注入部分去除残留的环氧树脂模塑料。

公开(公告)号：KR100415281B1

公开(公告)日：2004-01-16

申请号：KR1020010038191

申请日：2001-06-29

Applicant: 삼성전자주식회사

Inventor： 최희국 ,  유철준

IPC: H01L23/28

CPC classification number: H01L21/565 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/05599 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45099 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/73265 ,  H01L2224/83051 ,  H01L2224/8547 ,  H01L2225/0651 ,  H01L2225/06572 ,  H01L2225/06582 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01068 ,  H01L2924/01078 ,  H01L2924/01087 ,  H01L2924/14 ,  H01L2924/15153 ,  H01L2924/15165 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 본 발명은 성형 수지가 통과할 수 있도록 회로 기판을 관통하는 게이트 홀이 형성되어 있는 양면 실장형 회로 기판과 이를 이용한 멀티 칩 패키지에 관한 것이다. 본 발명에 따른 멀티 칩 패키지는 서로 마주보는 제1 면과 제2 면을 갖는 회로 기판을 포함한다. 제1 면은 패키지 영역과 주변부를 포함하고, 패키지 영역은 반도체 칩이 부착되는 칩 실장부와 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 주변부는 성형 수지가 지나가는 런너부(runner area)를 포함하며, 패키지 영역과 주변부의 경계 영역에는 런너부와 연결되어 있는 게이트 홀이 형성되어 있고, 제2 면은 패키지 영역과 주변부를 포함하고, 패키지 영역은 반도체 칩이 부착되는 칩 실장부와 반도체 칩과 전기적으로 연결되는 본딩부를 포함하고, 주변부는 반도체 칩들을 외부와 전기적으로 연결하는 외부 접속 패턴을 포함하며, 제1 면에 형성된 게이트 홀과 대응되는 위치에 게이트 홀이 형성되어 있고, 제1 면과 제2 면에 형성된 게이트 홀은 회로 기판을 관통하여 제1 면에서 제2 면까지 하나의 관통 구멍으로 형성되어 있다.

Abstract translation: 第一表面（300a）的封装区域包括其上安装有第一管芯的第一芯片安装区域以及用于电连接到第一管芯的第一接合区域。 第二表面（300b）的封装区域包括其上安装有第二管芯的第二芯片安装区域以及用于电连接到第二管芯的第二接合区域。 独立索赔也包括以下内容：（a）多芯片封装; （b）多芯片封装制造方法。

公开(公告)号：KR1020030006915A

公开(公告)日：2003-01-23

申请号：KR1020020003030

申请日：2002-01-18

Applicant: 삼성전자주식회사

Inventor： 송영희 ,  이충우 ,  최일흥 ,  홍성호 ,  손해정 ,  김정진 ,  손민영 ,  이진혁 ,  김세진 ,  하웅기 ,  이상협 ,  최희국

IPC: H01L23/12

CPC classification number: H01L24/73 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/4826 ,  H01L2224/49 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01051 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/30105 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: PURPOSE: An IC(Integrated Circuit) having a chip pas formed on a cell region, a method for fabricating the same, and a multi-chip package are provided to reduce a chip size by shortening width of a peripheral region according to immigration of a chip pad. CONSTITUTION: A semiconductor substrate(11) has a peripheral region(Aperi) formed between cell regions(Acell1,Acell2). A chip pad wiring pattern(12) is formed on the semiconductor substrate(11). One end portion of the chip pad wiring pattern(12) is located at the peripheral region(Aperi) formed between cell regions(Acell1,Acell2). The chip pad wiring pattern(12) is formed with a conductive material such as aluminium. A final protection layer(16) is formed on the semiconductor substrate(11) in order to cover the chip pad wiring pattern(12). An interlayer dielectric(13) is formed on the final protection layer(16). A rewiring chip pad(15) is formed on the interlayer dielectric(13). A final insulating layer(18) is formed on the rewiring chip pad(15).

Abstract translation: 目的：提供一种具有形成在单元区域上的芯片pas的IC（集成电路），其制造方法和多芯片封装，以通过缩短周边区域的宽度来缩短芯片尺寸 芯片垫 构成：半导体衬底（11）在单元区域（Acell1，Acell2）之间形成周边区域（Aperi）。 在半导体基板（11）上形成有芯片焊盘布线（12）。 芯片焊盘布线图案（12）的一个端部位于形成在单元区域（Acell1，Acell2）之间的外围区域（Aperi）上。 芯片焊盘布线图案（12）由铝等导电材料形成。 为了覆盖芯片焊盘布线图案（12），在半导体基板（11）上形成最终的保护层（16）。 在最终保护层（16）上形成层间电介质（13）。 在层间电介质（13）上形成再布线芯片焊盘（15）。 在再布线芯片焊盘（15）上形成最终绝缘层（18）。