금속 질화막 패턴을 갖는 트랜지스터의 형성방법들
    22.
    发明公开
    금속 질화막 패턴을 갖는 트랜지스터의 형성방법들 有权
    形成具有金属氮化物层图案的晶体管的方法

    公开(公告)号:KR1020060093613A

    公开(公告)日:2006-08-25

    申请号:KR1020050014714

    申请日:2005-02-22

    Abstract: 금속 질화막 패턴을 갖는 트랜지스터의 형성방법들을 제공한다. 이 방법들은 금속 질화막 패턴을 형성하는 동안 그 패턴 아래의 게이트 절연막에 식각 데미지를 최소화시키는 방안을 제시해준다. 이를 위해서, 반도체 기판 상에 게이트 절연막 및 금속 질화막을 차례로 형성한다. 그리고, 상기 금속 질화막 상에 게이트 전극 및 게이트 캐핑막 패턴을 차례로 형성한다. 상기 게이트 캐핑막 패턴 및 상기 게이트 전극을 식각 마스크로 사용해서 금속 질화막 상에 식각 공정을 수행한다. 상기 식각 공정은 웨트 에천트(wet etchant)를 사용해서 수행한다.
    트랜지스터, 금속 질화막, 웨트 에천트.

    산화막 제거용 식각액 및 그 제조 방법과 반도체 소자의제조 방법
    23.
    发明授权
    산화막 제거용 식각액 및 그 제조 방법과 반도체 소자의제조 방법 失效
    用于去除氧化膜的蚀刻溶液,其制备方法以及制造半导体器件的方法

    公开(公告)号:KR100604853B1

    公开(公告)日:2006-07-26

    申请号:KR1020040034566

    申请日:2004-05-15

    CPC classification number: H01L21/31111 H01L21/76224 H01L28/40

    Abstract: 음이온성 계면활성제를 함유하는 산화막 제거용 식각액 및 그 제조 방법과 식각액을 이용한 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 식각액은 HF, 순수, 및 음이온성 계면활성제로 이루어진다. 음이온성 계면활성제는 R
    1 -OSO
    3
    - HA
    + , R
    1 -CO
    2
    - HA
    + , R
    1 -PO
    4
    2- (HA
    + )
    2 , (R
    1 )
    2 -PO
    4
    - HA
    + , 또는 R
    1 -SO
    3
    - HA
    + (식중, R
    1 은 직쇄(straight chain) 또는 측쇄(side chain)를 가지는 C
    4 ∼ C
    22 의 탄화수소기이고, A는 암모니아 또는 아민)으로 표시되는 바와 같이 카운터 이온으로서 아민염을 가지는 화합물로 이루어진다. 본 발명에 따른 식각액은 질화막 또는 폴리실리콘막에 대하여 산화막의 높은 식각 선택비를 제공함으로써 STI 소자분리 공정 또는 커패시터 형성 공정과 같은 반도체 소자 제조 공정시 질화막 또는 폴리실리콘막이 산화막과 동시에 노출되어 있는 상태에서 산화막 만을 선택적으로 제거하는 데 유리하게 적용된다.
    음이온성 계면활성제, HF, 산화막, 식각 선택비

    다결정 실리콘막을 포함하는 반도체기판을 평탄화시키는방법
    24.
    发明公开
    다결정 실리콘막을 포함하는 반도체기판을 평탄화시키는방법 无效
    对具有多晶硅层的半导体衬底进行分级的方法

    公开(公告)号:KR1020060082485A

    公开(公告)日:2006-07-18

    申请号:KR1020050002992

    申请日:2005-01-12

    CPC classification number: H01L21/76819 H01L21/31053

    Abstract: 다결정 실리콘막을 포함하는 반도체기판을 평탄화시키는 방법을 제공한다. 이 방법은 반도체기판 상에 절연막 패턴들을 형성하고, 절연막 패턴들이 형성된 결과물 상에, 절연막 패턴들 사이의 갭 영역을 채우는 다결정 실리콘막을 형성한 후, 절연막 패턴들에 대해 낮은 식각 선택성을 가지면서 상기 다결정 실리콘을 식각할 수 있는 제 1 슬러리를 사용하여 상기 다결정 실리콘막이 형성된 결과물을 화학적 기계적으로 연마하는 단계를 포함한다. 이후, 상기 절연막 패턴들에 대해 높은 식각 선택성을 가지면서 상기 다결정 실리콘을 식각할 수 있는 제 2 슬러리를 사용하여, 상기 제 1 슬러리를 사용하여 연마된 결과물을 다시 화학적 기계적으로 연마한다.

    세정액 조성물 및 이를 이용한 반도체 장치의 세정방법
    25.
    发明授权
    세정액 조성물 및 이를 이용한 반도체 장치의 세정방법 失效
    清洗液组合物及使用其的半导体装置的清洗方法

    公开(公告)号:KR100593668B1

    公开(公告)日:2006-06-28

    申请号:KR1020040004319

    申请日:2004-01-20

    Abstract: 텅스텐 부식 및 폴리실리콘 손상을 억제할 수 있는 세정액 조성물과 미세한 금속 패턴 등을 가지는 반도체 장치의 효과적인 세정방법이 개시되어 있다. 이를 위하여, 하기 화학식 1로 표시되는 반대이온이 아민염인 음이온 계면활성제, 알칼리 용액, 금속부식방지제, 그리고 순수를 포함하는 세정액 조성물과 이를 이용한 반도체 장치의 세정방법을 제공한다. 금속구조물을 손상시키지 않으면서, 동시에 폴리실리콘 식각량을 현저히 감소시킬 수 있다. 따라서 신뢰성 높은 반도체 장치를 경제적으로 생산할 수 있다.
    R
    1 -OSO
    3
    - HA
    +

    상기 화학식 1에서 R
    1 은 부틸(butyl) 아이소-부틸(iso-butyl) 등이고, A는 암모니아(ammonia), 에탄올 아민(ethanol amine) 등이다.

    Abstract translation: 公开了具有能够抑制钨腐蚀和多晶硅损伤的清洁液体组合物和精细金属图案的半导体装置的有效清洁方法。 为了这个目的,以提供式阴离子抗衡离子是由第一表面活性剂,碱性溶液中,金属腐蚀抑制剂和洗涤液组合物和使用相同的,包括纯水的半导体器件的清洗方法表示的盐。 在不损害金属结构的情况下,可以同时显着减少多晶硅刻蚀量。 因此,可以经济地生产高度可靠的半导体器件。

    이중 플러그를 갖는 반도체 장치의 제조 방법
    26.
    发明公开
    이중 플러그를 갖는 반도체 장치의 제조 방법 失效
    用于制造具有双重插头的半导体器件的方法

    公开(公告)号:KR1020060063129A

    公开(公告)日:2006-06-12

    申请号:KR1020040102217

    申请日:2004-12-07

    Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
    이중 플러그, 화학적 다운스트림 식각

    리세스 채널 영역을 갖는 반도체 기판의 세정 방법
    28.
    发明公开
    리세스 채널 영역을 갖는 반도체 기판의 세정 방법 失效
    具有输入通道区域的半导体衬底的清洁方法

    公开(公告)号:KR1020060012514A

    公开(公告)日:2006-02-08

    申请号:KR1020040061228

    申请日:2004-08-03

    Abstract: 리세스 채널 영역을 갖는 반도체 기판의 세정 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막들을 형성하고, 상기 활성영역들의 소정영역을 식각하여 상기 소자분리막들의 측벽을 노출시키는 리세스 채널 영역을 형성한 후, 상기 리세스 채널 영역의 표면을 선택적으로 식각할 수 있는 소정의 희석 세정액을 사용하여 상기 리세스 채널 영역이 형성된 반도체기판을 세정하는 단계를 포함한다. 이때, 상기 희석 세정액은 대략 0.1 내지 1의 부피비를 갖는 암모니아수, 대략 0.3 내지 1의 부피비를 갖는 과산화수소수 및 대략 98 내지 99.6의 부피비를 갖는 순수의 혼합액이다.

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