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    반도체 메모리 소자
    21.
    发明公开
    반도체 메모리 소자 无效
    半导体存储器件

    公开(公告)号：KR1020100105088A

    公开(公告)日：2010-09-29

    申请号：KR1020090023925

    申请日：2009-03-20

    Applicant: 삼성전자주식회사

    Inventor： 박재균 ,  홍형선 ,  이종섭 ,  김용일 ,  이윤성 ,  강남정 ,  송재훈 ,  김길섭

    IPC: H01L27/108 ,  H01L21/8242

    CPC classification number: H01L27/0207 ,  H01L27/10855

    Abstract: PURPOSE: The semiconductor memory device reduces the misalign generation between the contact. The resistivity fault between the contact, and the short failure and the not-open fault are prevented. CONSTITUTION: A word line having the first effective pitch(P1) is located on surface unit active areas. The bit line having the first effective pitch is located on surface word lines. The first pad contact(210) is arranged between word lines. The direct contact(212) each other electrically connects first pad contacts and bit line. The second pad contact(214) is arranged between word lines and bit lines.

    Abstract translation: 目的：半导体存储器件减少了触点之间的错位产生。 阻止接触之间的电阻率故障，短路故障和非开路故障。 构成：具有第一有效间距（P1）的字线位于表面单元有效区域上。 具有第一有效间距的位线位于表面字线上。 第一焊盘触点（210）布置在字线之间。 直接接触（212）彼此电连接第一焊盘触点和位线。 第二焊盘触点（214）布置在字线和位线之间。

    소자 분리 공정을 포함하는 반도체 장치의 제조방법
    22.
    发明公开
    소자 분리 공정을 포함하는 반도체 장치의 제조방법 有权
    具有隔离工艺的半导体器件的制造方法

    公开(公告)号：KR1020090078549A

    公开(公告)日：2009-07-20

    申请号：KR1020080004433

    申请日：2008-01-15

    Applicant: 삼성전자주식회사

    Inventor： 김용일 ,  홍형선 ,  요시다마코토

    IPC: H01L21/76 ,  H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/105 ,  H01L21/823481 ,  H01L27/0207 ,  H01L21/762 ,  H01L21/823437

    Abstract: A manufacturing method of a semiconductor device including an isolation process is provided to reduce a depth of an isolation pattern by applying a bias to a conductive pattern included in the isolation pattern. A plurality of isolation patterns including conductive patterns(14a) are formed on an upper surface of a semiconductor substrate(10). A gap(19) is formed between the isolation patterns. An active pattern(20) is formed on the semiconductor substrate in order to bury the gap formed between the isolation patterns. A gate insulating layer(22) is formed on an upper surface of the isolation pattern and an upper surface of the active pattern. A gate pattern(24) is formed on an upper surface of the gate insulating layer.

    Abstract translation: 提供了包括隔离工艺的半导体器件的制造方法，以通过向包括在隔离图案中的导电图案施加偏压来减小隔离图案的深度。 在半导体衬底（10）的上表面上形成包括导电图案（14a）的多个隔离图案。 在隔离图案之间形成间隙（19）。 在半导体衬底上形成有源图案（20），以便掩埋形成在隔离图案之间的间隙。 栅极绝缘层（22）形成在隔离图案的上表面和活性图案的上表面上。 栅极图案（24）形成在栅极绝缘层的上表面上。

    반도체소자의 콘택 구조체 및 그 형성방법
    23.
    发明授权
    반도체소자의 콘택 구조체 및 그 형성방법 有权
    半导体器件中的接触结构及其形成方法

    公开(公告)号：KR100843715B1

    公开(公告)日：2008-07-04

    申请号：KR1020070047556

    申请日：2007-05-16

    Applicant: 삼성전자주식회사

    Inventor： 김성구 ,  홍형선 ,  김동현 ,  강남정

    IPC: H01L21/28

    CPC classification number: H01L29/4236 ,  H01L21/76829 ,  H01L21/76897 ,  H01L27/0207 ,  H01L27/10855 ,  H01L27/10876

    Abstract: A contact structure of a semiconductor device and a method for forming the same are provided to increase a margin of a photolithography process by maximizing a contact area. A first interlayer dielectric is formed on a semiconductor substrate. A bit line structure(32) is formed across bit lines on the first interlayer dielectric in order to contact an active region through a direct contact plug. A second interlayer dielectric is formed on the substrate including the bit line structure. A barrier pattern(37) is formed in parallel to the bit line structure on the substrate including the second interlayer dielectric. A mask pattern(40) is extended perpendicularly to the bit line structure across the upper part of the direct contact plug on the substrate including the barrier pattern. A buried contact hole(42h) is formed by etching the second and first interlayer dielectrics. The buried contact hole is filled with a buried contact plug.

    Abstract translation: 提供半导体器件的接触结构及其形成方法，以通过使接触面积最大化来增加光刻工艺的余量。 在半导体衬底上形成第一层间电介质。 在第一层间电介质上的位线之间形成位线结构（32），以通过直接接触插塞接触有源区。 在包括位线结构的基板上形成第二层间电介质。 在包括第二层间电介质的基板上平行于位线结构形成屏障图案（37）。 掩模图案（40）垂直于位线结构延伸穿过包括阻挡图案的基板上的直接接触插塞的上部。 通过蚀刻第二和第一层间电介质形成掩埋接触孔（42h）。 埋入的接触孔填充有埋入的接触塞。

    전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
    24.
    发明授权
    전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들 有权
    具有栅极图案的半导体集成电路装置，其适用于在电极之间插入的栅极图案和其形成方法的半导体基板上的每个其他物体上的物理空间电位

    公开(公告)号：KR100819559B1

    公开(公告)日：2008-04-08

    申请号：KR1020070019755

    申请日：2007-02-27

    Applicant: 삼성전자주식회사

    Inventor： 김봉수 ,  신수호 ,  홍형선 ,  유호인

    IPC: H01L29/78

    CPC classification number: H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L29/4236

    Abstract: A semiconductor integrated circuit devices having a gate pattern suitable for physically spacing electrical nodes from each other on a semiconductor substrate with the gate pattern disposed between the electrical nodes and methods for forming the same are provided to improve electrical characteristics by easily arranging gate patterns at a cell array region and a circuit region, and the electric nodes around the gate patterns. A semiconductor substrate(5) has an active region(16). Gate patterns(49,64) have gates(38,59) and gate capping patterns(46,62). The gate patterns are arranged on the semiconductor substrate. The gates are located under an upper surface of the active region and extended toward the semiconductor substrate. The gate capping patterns are located on the gates and protruded from the upper surface of the active region. A lower dielectric(34) and an upper dielectric(23) are respectively arranged under the upper surface of the active region and on the upper surface of the active region to surround the gate pattern. An upper surface of the upper dielectric is located at a lower level than that of an upper surface of the gate capping pattern.

    Abstract translation: 提供一种半导体集成电路器件，其具有适于在半导体衬底上彼此物理间隔的节点的栅极图案，其中设置在电节点之间的栅极图案及其形成方法之间用于通过容易地将栅极图案布置在 单元阵列区域和电路区域，以及围绕栅极图案的电节点。 半导体衬底（5）具有有源区（16）。 栅极图案（49,64）具有栅极（38,59）和栅极封盖图案（46,62）。 栅极图案布置在半导体衬底上。 栅极位于有源区的上表面下方并朝向半导体衬底延伸。 栅极封盖图案位于栅极上并从有源区域的上表面突出。 下电介质（34）和上电介质（23）分别布置在有源区的上表面下方和有源区的上表面上，以围绕栅极图案。 上电介质的上表面位于比栅极封盖图案的上表面低的位置。

    매립 채널 어레이를 갖는 반도체 소자
    27.
    发明授权
    매립 채널 어레이를 갖는 반도체 소자 有权

    公开(公告)号：KR101929478B1

    公开(公告)日：2018-12-14

    申请号：KR1020120045696

    申请日：2012-04-30

    Applicant: 삼성전자주식회사

    Inventor： 최재복 ,  황유상 ,  김아영 ,  이예로 ,  진교영 ,  홍형선

    IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8239 ,  H01L27/105

    Abstract: 기판 내에 형성된 제1 필드 영역, 상기 제1 필드 영역은 제1 필드 트렌치 및 상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고, 상기 제1 필드 영역과 교차하고 서로 평행하게 연장하는 제2 필드 영역 및 게이트 구조체, 상기 제2 필드 영역은 제2 필드 트렌치 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고, 및 상기 게이트 구조체는 게이트 트렌치 및 상기 게이트 트렌치를 채우는 게이트 캡핑층을 포함하고, 및 상기 제1 필드 영역 상에 형성된 절연층을 포함하되, 상기 제2 필드 절연물의 상부 표면, 상기 게이트 캡핑층의 상부 표면, 및 상기 절연층의 상부 표면이 동일한 레벨에 위치하는 반도체 소자가 설명된다.

    수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법
    29.
    发明授权
    수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법 有权
    具有垂直沟道晶体管的半导体器件及其制造方法

    公开(公告)号：KR101820022B1

    公开(公告)日：2018-01-19

    申请号：KR1020100112260

    申请日：2010-11-11

    Applicant: 삼성전자주식회사

    Inventor： 김대익 ,  홍형선 ,  황유상 ,  정현우

    IPC: H01L27/108 ,  H01L29/78 ,  H01L29/10 ,  H01L29/66

    CPC classification number: H01L29/7827 ,  H01L27/10876 ,  H01L29/1033 ,  H01L29/1087 ,  H01L29/66666 ,  H01L29/7831

    Abstract: 본발명은수직채널트랜지스터를갖는반도체소자및 그제조방법에관한것으로, 기판으로부터수직신장되는복수개의수직채널들을형성하고, 상기복수개의수직채널들사이에서제1 방향으로신장되는복수개의비트라인들을형성하고, 상기복수개의수직채널들의제1 측면들상에배치되는복수개의게이트들을포함하며상기제1 방향과교차하는제2 방향으로신장되는복수개의워드라인들을형성하고, 그리고상기제1 측면들과반대되는상기복수개의수직채널들의제2 측면들상에배치되는복수개의도전체들과상기복수개의도전체들을연결하는연장선을포함하는도전체라인을형성하는것을포함할수 있다.

    Abstract translation: 本发明是多个其中形成多个垂直通道垂直高度，从基片的半导体装置和制造具有垂直沟道晶体管相同的方法，并且在第一方向上的多个垂直通道之间延伸的位线 形成沿第二方向延伸的多个字线，所述多个字线包括设置在所述多个垂直沟道的第一侧上并与所述第一方向相交的多个栅极， 并且形成整体线，该整体线包括布置在多个垂直通道的彼此相对的第二侧表面上的多个整体导体以及连接多个整体导体的延伸线。

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