公开(公告)号：KR1020060006163A

公开(公告)日：2006-01-19

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

CPC classification number: H01L29/49 ,  H01L21/02142 ,  H01L21/2053 ,  H01L27/1203 ,  H01L2924/13091

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

公开(公告)号：KR100483564B1

公开(公告)日：2005-04-15

申请号：KR1020020026415

申请日：2002-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 최병용 ,  이종덕 ,  박병국

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, SOI((Silicon-On-Insulator)기판을 이용하여, 게이트의 형상을 'T'자형을 갖는 소자를 제조함으로써, 넓은 디자인 창의 게이트 길이(L
1 )를 제공하고, 채널영역에서 바라보는 게이트 길이(L
2 )는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다.
더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T
0 )는 채널의 두께(T
2 )보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 발생한다.

公开(公告)号：KR100443754B1

公开(公告)日：2004-08-09

申请号：KR1020020027239

申请日：2002-05-17

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing an FET(Field Effect Transistor) having an LDD(Lightly Doped Drain) is provided to be capable of improving the reproductivity of a process, automating the process, and preventing contamination. CONSTITUTION: After forming the first oxide layer at the upper portion of an isolating layer, the first oxide sidewalls(45a,45b) are formed at both sides of a gate(43a) by carrying out the first dry etching process at the first oxide layer. After forming a nitride layer at the upper portion of the resultant structure, nitride sidewalls are formed at each outer portion of the first oxide sidewalls by carrying out the second dry etching process at the nitride layer. Then, a source and drain region(48a,48b) are formed at a semiconductor substrate(41) by implanting ions. The nitride sidewalls are removed by carrying out the third dry etching process for remaining the first oxide sidewalls alone. At this time, the insulating layer is selectively etched.

Abstract translation: 目的：提供一种用于制造具有LDD（轻掺杂漏极）的FET（场效应晶体管）的方法，以便能够改善过程的再现性，使过程自动化并防止污染。 构成：在隔离层的上部形成第一氧化物层之后，通过在第一氧化物层上进行第一干法刻蚀工艺，在栅极（43a）的两侧形成第一氧化物侧壁（45a，45b） 。 在所得结构的上部形成氮化物层之后，通过在氮化物层处执行第二干蚀刻工艺，在第一氧化物侧壁的每个外部处形成氮化物侧壁。 然后，通过注入离子在半导体衬底（41）上形成源极和漏极区域（48a，48b）。 通过执行第三干蚀刻工艺去除氮化物侧壁，以保留第一氧化物侧壁单独。 此时，绝缘层被选择性地蚀刻。

公开(公告)号：KR100736360B1

公开(公告)日：2007-07-06

申请号：KR1020040101338

申请日：2004-12-03

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈

IPC: H01L51/40 ,  H01L29/78

Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신

公开(公告)号：KR100663976B1

公开(公告)日：2007-01-02

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR100663974B1

公开(公告)日：2007-01-02

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치

公开(公告)号：KR1020050097085A

公开(公告)日：2005-10-07

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR100467527B1

公开(公告)日：2005-01-24

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分，提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET）以减少多晶硅与引脚之间的接触电阻。 基质。 构成：绝缘体形成在半导体衬底（10）上。 源极区域和漏极区域形成在绝缘体上，由单晶硅构成并且彼此分离，而区域位于源极区域和漏极区域之间。 在绝缘体上形成由单晶硅形成的沟道，该沟道与区域的一部分交叉并且将源极区域与漏极区域连接。 通道上形成绝缘层。 栅极形成在源极区和漏极区之间的区域上，围绕沟道，绝缘层的两侧表面和绝缘层的上部。 栅极绝缘层（15,15'）形成在栅极与源极/漏极区域之间以使栅极与源极/漏极区域电独立。

公开(公告)号：KR1020040067047A

公开(公告)日：2004-07-30

申请号：KR1020030004002

申请日：2003-01-21

Applicant: 재단법인서울대학교산학협력재단 ,  이진호

Inventor： 진성훈 ,  이종덕 ,  박병국 ,  이진호

IPC: H01L29/786

Abstract: PURPOSE: An organic TFT and a fabricating method thereof are provided to form an organic semiconductor material layer having a large grain size by coating a diluted PMMA coating layer on a source electrode, a drain electrode, and a gate insulating layer and depositing an organic semiconductor material thereon. CONSTITUTION: An organic TFT includes a substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a diluted PMMA(Poly-Methyl-MethAcrylate) coating layer, and an organic semiconductor material. The gate electrode(20) is formed on the substrate(10). The gate insulating layer(30) is formed on the substrate in order to cover the gate electrode. The source electrode(51) and the drain electrode(52) are formed on the gate insulating layer. The diluted PMMA coating layer(60) is formed on the gate insulating layer in order to cover the source and the drain electrodes. The organic semiconductor material(80) is partially deposited on the source and the drain electrodes and the diluted PMMA coating layer.

Abstract translation: 目的：提供一种有机TFT及其制造方法，通过在源电极，漏电极和栅绝缘层上涂布稀薄的PMMA涂层，形成具有大晶粒尺寸的有机半导体材料层，并沉积有机半导体 材料上。 构成：有机TFT包括基板，栅电极，栅极绝缘层，源电极，漏电极，稀释的PMMA（聚甲基 - 甲基丙烯酸酯）涂层和有机半导体材料。 栅电极（20）形成在基板（10）上。 为了覆盖栅电极，在基板上形成栅绝缘层（30）。 源极电极（51）和漏电极（52）形成在栅极绝缘层上。 为了覆盖源极和漏极，在栅极绝缘层上形成稀释的PMMA被覆层（60）。 有机半导体材料（80）部分沉积在源电极和漏极电极和稀释的PMMA涂层上。

公开(公告)号：KR1020040004916A

公开(公告)日：2004-01-16

申请号：KR1020020039146

申请日：2002-07-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  김경록

IPC: H01L21/8244

CPC classification number: B82Y10/00 ,  H01L27/11 ,  H01L29/66439 ,  H01L29/66772 ,  H01L29/7613 ,  H01L29/78654 ,  Y10S438/962

Abstract: PURPOSE: A method for fabricating a semiconductor device with negative differential conductivity is provided to embody a tunneling device according to an applied voltage and a semiconductor device having negative differential conductivity at a room temperature by including a channel region with a high impurity density and a channel with length and width of several tens of nanometer. CONSTITUTION: A single crystalline silicon layer of a silicon-on-insulator(SOI) substrate composed of a silicon support member(31), a buried oxide layer(32) and the single crystalline silicon layer is etched to form a source region and a drain region that are isolated from each other. The channel region having a fine line width is connected to the source/drain region. Ions are implanted into the upper portion of the source region, the channel region and the drain region to implant impurities into the channel region, having a density higher than an effective density state in which electrons or holes can exist. The first insulation layer is formed on the source region, the channel region, the drain region and the buried oxide layer and is etched to form a sidewall spacer(39) on the sidewall of the source region, the channel region and the drain region. The second insulation layer is formed. A gate insulation layer is formed on the channel region. A gate material is deposited and etched to form a gate(37) of a fine line width in a direction vertical to the channel region. Impurity ions of different conductivity from that of the abovementioned ions are implanted into the source/drain region.

Abstract translation: 目的：提供一种用于制造具有负差分导电率的半导体器件的方法，以通过包括具有高杂质密度的沟道区和沟道来实现根据施加电压的隧道装置和在室温下具有负差分导电率的半导体器件 长度和宽度几十纳米。 构成：蚀刻由硅支撑构件（31），掩埋氧化物层（32）和单晶硅层构成的绝缘体上硅（SOI）衬底的单晶硅层，以形成源区和 漏极区域彼此隔离。 具有细线宽度的沟道区域连接到源极/漏极区域。 离子被注入到源极区域，沟道区域和漏极区域的上部，以将杂质植入沟道区域，其密度高于存在电子或空穴的有效密度状态。 第一绝缘层形成在源极区域，沟道区域，漏极区域和掩埋氧化物层上，并被蚀刻以在源极区域，沟道区域和漏极区域的侧壁上形成侧壁间隔物（39）。 形成第二绝缘层。 在沟道区上形成栅极绝缘层。 沉积并蚀刻栅极材料以在垂直于沟道区的方向上形成细线宽度的栅极（37）。 与上述离子的导电性不同的杂质离子注入源/漏区。