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公开(公告)号：KR1019980050970A
公开(公告)日：1998-09-15
申请号：KR1019960069818
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
리소그라피 공정의 도입과 추가의 공정을 이용하여 다층 게이트의 공정을 간단하게 행할 수있다.
4. 발명의 중요한 용도
반도체 소자 제조-
公开(公告)号：KR1019980050968A
公开(公告)日：1998-09-15
申请号：KR1019960069816
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 X-대역 이상 주파수에서의 저 잡음 수신기, 전력 증폭기, 및 밀리미터파 대역의 MMIC등의 고속 논리회로에 주로 웅용되고 있는 HEMT 등과 같은 고속반도체 소자의 T-형 게이트 전극을 형성하는 방법에 관한 것으로서, 이러한 소자에 있어서는 짧은 게이트 길이와 넓은 단면적의 패턴이 동시에 요구되고 있는데, 기존의 포토리소그래피 방법으로는 게이트-채널의 미세한 선폭을 형성하기에는 해상력이 부족하여 주로 전자빔 리소그래피 기술이 사용되어 왔다. 그러나 전자빔 이용방법은 높은 해상력에도 불구하고 많은 노광 시간이 요구되어 생산성 저하의 문제점이 있었다. 따라서, 본 발명에서는 기존의 공정과는 달리 단층의 레지스트 패턴위에 실리콘 산화막 혹은 실리콘 질화막을 증착 한 후, 이를 이용하여 게이트 다리부분에 대응하는 더미 패턴을 형성한 다음, 이 더미 패턴 자리에 게이트 전극의 다리 부분을 형성하므로써, 해상력 향상을 위한 공정이 필요 없고, 실리콘 질화막의 두께 조절에 의해 아주 작은 미세 선폭(수백 Å)의 게이트 전극을 형성하는 방법을 제공한다.
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公开(公告)号：KR1019960011561A
公开(公告)日：1996-04-20
申请号：KR1019940025181
申请日：1994-09-30
Applicant: 한국전자통신연구원
IPC: G03F7/20
Abstract: 본 발명은 리소그래피(lithography)에 의한 레지스트 패턴을 형성방법에 관한 것으로서, 특히 이층 레지스트(bilayer resist) 구조를 이용하여 미세 레지스트 패턴을 형성하는 방법에 관한 것이다.
본 발명은 반도체 기판 위에 하층 레지스트를 형성하는 공정과, 상기 하층 레지스트를 갖는 반도체 기판을 전면 노광하는 공정과, 상기 전면 노광된 하층 레지스트 상부에 상층 레지스트를 형성하는 공정과, 소정 패턴을 갖는 마스크를 사용하여 상기 상층 레지스트를 노광하는 공정과, 상기 전면 노광된 하층 레지스트와 상기 마스크 패턴에 상응하여 부분적으로 노광된 상층 레지스트를 현상하여 높은 종횡비를 갖는 미세 레지스트 패턴을 형성하는 공정을 포함하는 미세 레지스트 패턴의 형성방법.-
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Patent Agency Ranking
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公开(公告)号：KR1019900002964B1
公开(公告)日：1990-05-03
申请号：KR1019870004491
申请日：1987-05-08
Applicant: 한국전자통신연구원
IPC: G02B5/18
Abstract: A glass plate cleaned in chromic acid and isopropyl is deposited with chrome, and a positive photoresist is coated on the chrome layer with the thickness of 500 angstrom by a spin coater, and then baked in a oven for 30 minutes. The processed glass plate is exposured by a contact printer and etched by a chrome for 35 seconds, and then the photoresist on the chrome layer is removed. An oxide film is deposited again on the glass plate in the process of chemical vapor deposition (CVD) or low pressure CVD, and then a negative photoresist is coated, baked on the oxide film and etched by a waycoat stripper.
Abstract translation: 在铬酸和异丙基中清洗的玻璃板用铬沉积，通过旋转涂布机将正性光致抗蚀剂涂覆在厚度为500埃的铬层上，然后在烘箱中烘烤30分钟。 经处理的玻璃板由接触式打印机曝光并用铬蚀刻35秒，然后去除铬层上的光致抗蚀剂。 在化学气相沉积（CVD）或低压CVD的过程中，再次在玻璃板上沉积氧化膜，然后涂覆负性光致抗蚀剂，在氧化膜上烘烤并用路面涂层剥离剂蚀刻。
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公开(公告)号：KR100281636B1
公开(公告)日：2001-06-01
申请号：KR1019970070307
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.
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公开(公告)号：KR100276077B1
公开(公告)日：2001-01-15
申请号：KR1019980016753
申请日：1998-05-11
IPC: H01L29/12
Abstract: PURPOSE: A method for forming a fine T-shaped gate electrode is provided to reduce leakage current of a gate by forming a fine gate having a long leg. CONSTITUTION: An ohmic metallic layer(4) is formed by growing an active layer(2) and a cap layer(3) on a substrate(1). The first insulating layer(5) is formed thereon. The first resist and the second resist are applied on the first insulating layer(5). A head pattern and a leg pattern of a T-shaped gate are by exposing and developing the first resist and the second resist. A length of the gate is controlled by forming the second insulating layer on the gate pattern. A part of the first insulating layer(5) located on the gate leg pattern is etched by using an amorphous etch method. A multi-gate recess process is performed. A gate metal(12) is deposited by using an electron beam. A T-shaped gate(12) is formed by performing a lift-off process.
Abstract translation: 目的：提供一种用于形成精细T形栅电极的方法，以通过形成具有长支脚的细门来减小栅极的漏电流。 构成：通过在衬底（1）上生长活性层（2）和覆盖层（3）来形成欧姆金属层（4）。 第一绝缘层（5）形成在其上。 将第一抗蚀剂和第二抗蚀剂施加在第一绝缘层（5）上。 通过使第一抗蚀剂和第二抗蚀剂曝光和显影，T形门的头部图案和腿部图案。 通过在栅极图案上形成第二绝缘层来控制栅极的长度。 通过使用非晶蚀刻方法蚀刻位于栅极腿图案上的第一绝缘层（5）的一部分。 执行多栅极凹槽工艺。 通过使用电子束沉积栅极金属（12）。 通过执行剥离过程形成T形门（12）。
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