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公开(公告)号：KR100806284B1
公开(公告)日：2008-02-22
申请号：KR1020060043744
申请日：2006-05-16
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3203 , G06F1/3287 , G06F1/3293 , G06F1/3296 , Y02D10/122 , Y02D10/171 , Y02D10/172 , Y02D50/20
Abstract: 본 발명은 고에너지 효율 프로세서 구조(Processor Architecture for High Energy Efficiency)에 관한 것으로, 특히, 고에너지 효율을 위해 2 단계 동적 전압 스케일링(DVS) 과 슬립 모드를 적용하여 내장형 프로세서(Embedded Processor)의 전원전압과 동작 활성화를 명령어(Instruction)에 의해 동적으로 제어하여 소비 전력을 줄이면서도 성능의 저하를 방지할 수 있는 특징이 있다.
본 발명의 고효율 프로세서는, 외부에서 인가되는 명령어에 따른 연산을 수행하기 위한 펑션 유닛블록; 외부 장치와 데이터 통신을 수행하기 위한 하나 이상의 페리퍼럴 유닛블록; 상기 입력된 명령어를 해석하고, 해석된 명령어 실행에 필요한 상기 펑션 유닛블록 및 상기 페리퍼럴 유닛블록의 동작 모드를 결정하기 위한 명령어 해석부; 상기 펑션 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 펑션 유닛블록으로 인가하기 위한 펑션 유닛블록 구동부; 및 상기 페리퍼럴 유닛블록의 동작 모드에 따라 다른 레벨의 전원전압을 상기 페리퍼럴 유닛블록으로 인가하기 위한 페리퍼럴 유닛블록 구동부를 포함한다.
DVS, 고효율 프로세서, 슬립 모드, 동적 전압 스케일링, 병렬 처리-
公开(公告)号：KR100636596B1
公开(公告)日：2006-10-23
申请号：KR1020040097665
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F1/32 , G06F1/3287 , G06F9/30141 , G06F9/30156 , G06F9/3822 , G06F9/3824 , Y02D10/171
Abstract: 본 발명은 고에너지 효율 병렬 처리 데이터 패스 구조에 관한 것으로, 특히 고에너지 효율을 위해 다수의 병렬 프로세스 유닛 및 이 프로세스 유닛을 구성하는 다수의 펑크션 유닛을 명령어에 의해 제어하여 병렬 처리로 성능을 향상시킬 수 있고, 필요한 프로세스 유닛 및 펑크션 유닛만 사용하므로 소비 전력을 줄여 에너지 효율을 향상시킬 수 있는 저 전력/고 성능 병렬 처리 데이터 패스 구조를 제공한다. 또한 간단한 명령어 포맷으로 성능과 소비 전력을 동시에 만족할 수 있는 고 에너지 효율 병렬 처리 데이터 패스 구조로서 프로그램에 의하여 하드웨어를 구성할 수 있어 하드웨어 유연성이 우수하다.
프로세서, 병렬 처리, 데이터 패스, 명령어 포맷-
公开(公告)号：KR100515288B1
公开(公告)日：2005-09-20
申请号：KR1020030047184
申请日：2003-07-11
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/3283 , G09G3/3241 , G09G2310/027 , G09G2330/021
Abstract: 칩 내의 모든 내부회로들이 저전압 하에서 동작되어 저전력 및 고집적도가 가능하고, 패널측의 고전압으로부터 칩 내의 내부회로들을 보호할 수 있는 전류형 능동 구동 유기 EL 소스 드라이버가 개시되어 있는 바, 본 발명에 따른 소스 드라이버는, 데이터 저장을 위한 인에이블신호를 생성하여 출력하는 시프터레지스터부; 외부에서 입력되는 디지털 데이터를 저장하는 데이터래치부; 상기 인에이블신호에 의하여 상기 데이터를 순차적으로 저장한 후 로드신호에 의하여 저장된 데이터를 한꺼번에 병렬로 출력하는 라인래치부; 상기 라인래치부에서 출력된 디지털 데이터를 아날로그 신호로 변환하여 전류신호로서 출력하는 전류형 디지털-아날로그변환부; 및 상기 전류형 디지털-아날로그변환부의 출력을 외부 패널의 소스라인에 전달하고 상기 패널측의 고전압으로 부터 내부회로들을 보호하기 위한 고전압보호수단을 포함하며, 상기 시프트레지스터부, 상기 데이터래치부, 상기 라인래치부, 상기 전류형 디지털-아날로그 변환부 및 상기 고전압보호회로부는 저전압(Normal Voltage) 구동회로들인 것을 특징으로 한다.
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公开(公告)号：KR100489802B1
公开(公告)日：2005-05-16
申请号：KR1020020081474
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H05B33/00
CPC classification number: H01L21/823462 , H01L27/088 , H01L27/1203
Abstract: 본 발명은 고전압 및 저전압 소자의 구조와 그 제조방법에 관한 것으로, SOI 기판 위에 형성된 고전압 및 저전압 소자의 구조에 있어서, SOI 기판 내의 실리콘 소자 영역의 높이가 고전압 소자 영역 보다 저전압 소자 영역이 높도록 단차가 있고, 고전압 소자가 형성되는 실리콘소자 영역의 두께는 저전압 소자의 소스 및 드레인의 불순물의 접합깊이와 일치되도록 형성하는 것을 특징으로 한다. 따라서, SOI 기판 내의 실리콘 소자영역을 고전압 소자 영역 및 저전압 소자 영역으로 나누어 산화막 성장법을 통해 단차를 두어 차별화 하므로, 낮은 접합 캐패시턴스를 갖는 고전압 소자를 제조할 수 있고, 기존의 CMOS 공정 및 소자 특성과 호환성을 갖는 저전압 소자를 동시에 제조할 수 있는 효과가 있다.
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公开(公告)号：KR1020040054436A
公开(公告)日：2004-06-25
申请号：KR1020020081474
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H05B33/00
CPC classification number: H01L21/823462 , H01L27/088 , H01L27/1203
Abstract: PURPOSE: A structure of a high-voltage element, a structure of a low-voltage element, and a fabricating method thereof are provided to form the high-voltage element having low junction capacitance and the low-voltage element having a compatible characteristic by dividing a silicon element region into a high-voltage element region and a low-voltage element region. CONSTITUTION: A first oxide layer and a nitride layer are sequentially deposited on an SOI substrate including a bottom substrate(200), a buried oxide layer(202), and a top silicon layer. A high-voltage element region is defined on an entire structure and the nitride layer and the first oxide layer are removed from the high-voltage element region. A second oxide layer is grown on the high-voltage element region. The second oxide layer, the remaining nitride layer, and the first oxide layer are removed therefrom. An isolation region is defined. A high-voltage element region and a low voltage element region are formed on the isolation region by etching the top silicon region. A p-well(214) is formed on the low-voltage element region. A p-well(218) and a floating region(216) are formed on the high-voltage element region. A thin gate insulating layer(228) is formed on the low-voltage element region. A thick gate insulating layer(226) is formed on the high-voltage element region. A plurality of gate electrodes(230a,230b), a plurality of LDD regions(232a-232c), a plurality of sidewall oxide layers, and a plurality of source/drain regions(236a-236d) are formed on the low-voltage element region and the high-voltage element region. An interlayer dielectric(238) is deposited on a top part of the entire structure. A source electrode(240a) and a drain electrode(242a) are formed thereon.
Abstract translation: 目的：提供高电压元件的结构，低电压元件的结构及其制造方法，以形成具有低结电容的高电压元件，并且通过划分具有兼容特性的低电压元件 将硅元件区域变成高电压元件区域和低电压元件区域。 构成：第一氧化物层和氮化物层依次沉积在包括底部衬底（200），掩埋氧化物层（202）和顶部硅层的SOI衬底上。 在整个结构上限定高电压元件区域，并且从高电压元件区域去除氮化物层和第一氧化物层。 在高电压元件区域上生长第二氧化物层。 从其去除第二氧化物层，剩余氮化物层和第一氧化物层。 定义了隔离区域。 通过蚀刻顶部硅区域，在隔离区域上形成高电压元件区域和低电压元件区域。 在低电压元件区域上形成p阱（214）。 在高电压元件区域上形成p阱（218）和浮动区域（216）。 在低电压元件区域上形成薄栅极绝缘层（228）。 在高电压元件区域上形成厚栅极绝缘层（226）。 多个栅极（230a，230b），多个LDD区（232a-232c），多个侧壁氧化物层和多个源/漏区（236a-236d）形成在低电压元件 区域和高压元件区域。 层间电介质（238）沉积在整个结构的顶部。 在其上形成源电极（240a）和漏电极（242a）。
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Patent Agency Ranking
公开(公告)号：KR100419571B1
公开(公告)日：2004-02-19
申请号：KR1020000087031
申请日：2000-12-30
Applicant: 한국전자통신연구원
IPC: G11C11/22
Abstract: PURPOSE: A single transistor ferroelectric memory device is provided, which minimizes a capacitance coupling by reducing a capacitance between adjacent wells, and minimizes an RC delay time by reducing a resistance of the well. CONSTITUTION: A p+ doped layer(402) is formed on an n silicon substrate(401), and a p well(403) is formed thereon. An n+ source/drain(404) is formed on a surface of the p well, and a ferroelectric transistor is constituted by stacking a ferroelectric thin film and a gate electrode on the p well between the source and the drain. And a p+ diffusion layer(408) is formed by being separated from the source/drain by a field oxide(407b) on the surface of the p well. A metal layer(410) is contacted to the n+ source/drain and the p+ diffusion layer through an interlayer insulation film(409) respectively. A trench oxide(411) is formed into a fixed depth of the n silicon substrate by penetrating the p+ doped layer from the surface of the p well. Because a pulse voltage is applied to each port independently by the trench oxide, an electrical disturb from a device array of an adjacent column is prevented during a read/write operation.
Abstract translation: 目的：提供单晶体管铁电存储器件，其通过减小相邻阱之间的电容来最小化电容耦合，并通过减小阱的电阻来最小化RC延迟时间。 构成：在n硅衬底（401）上形成p +掺杂层（402），并在其上形成p阱（403）。 在p阱的表面上形成n +源极/漏极（404），并且通过在源极和漏极之间的p阱上堆叠铁电薄膜和栅电极来构成铁电晶体管。 并且通过在p阱的表面上通过场氧化物（407b）与源极/漏极分离来形成p +扩散层（408）。 金属层（410）分别通过层间绝缘膜（409）与n +源极/漏极和p +扩散层接触。 通过从p阱的表面穿透p +掺杂层，将沟槽氧化物（411）形成为n型硅衬底的固定深度。 由于沟槽氧化物独立地向每个端口施加脉冲电压，因此在读取/写入操作期间防止来自相邻列的器件阵列的电气干扰。
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公开(公告)号：KR1020030042118A
公开(公告)日：2003-05-28
申请号：KR1020010072640
申请日：2001-11-21
Applicant: 한국전자통신연구원
IPC: H03K19/0175
CPC classification number: H03K3/356113 , H03K17/693
Abstract: PURPOSE: A level shifter having plural outputs is provided to be capable of generating a plurality of output voltages having a plurality of levels. CONSTITUTION: A level shifter comprises the first shifter and an output signal generating parts. The first level shifter(203) receives an input signal(IN) and the first power supply voltage and outputs the first output voltage having a ground voltage or the same voltage level as the first power supply voltage, the first control signal having an inverted version of the first output voltage and the second control signal having the same value as the first output voltage. The output signal generating part(201) receives the first power supply voltage and the second power supply voltage having a different voltage level from the first power supply voltage. The output signal generating part outputs the second output voltage having the same voltage level as the first or second power supply voltage.
Abstract translation: 目的：提供具有多个输出的电平移位器，以能够产生具有多个电平的多个输出电压。 构成：电平移位器包括第一移位器和输出信号产生部件。 第一电平移位器（203）接收输入信号（IN）和第一电源电压，并输出具有接地电压或与第一电源电压相同的电压电平的第一输出电压，第一控制信号具有反相 的第一输出电压和第二控制信号具有与第一输出电压相同的值。 输出信号生成部（201）接收与第一电源电压不同的电压电平的第一电源电压和第二电源电压。 输出信号产生部分输出与第一或第二电源电压具有相同电压电平的第二输出电压。
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公开(公告)号：KR1020030034584A
公开(公告)日：2003-05-09
申请号：KR1020010066228
申请日：2001-10-26
Applicant: 한국전자통신연구원
IPC: H02M3/28
Abstract: PURPOSE: A multi-output DC-DC converter is provided to be capable of outputting a multi-level voltage using one embedded inductor having a plurality of output taps. CONSTITUTION: An inductor part(300) is supplied with an input voltage and has a plurality of output taps which are spaced apart from each other. The first switching unit(230) consists of a plurality of transistors cascaded between each output tap of the inductor part and a common node and controlled by corresponding control signals. The second switching unit(210) is connected between the common node and the output terminal and is controlled by the control signal. The third switching unit(220) consists of a plurality of transistors which are connected in parallel between the common node and a ground voltage and are selectively operated according to corresponding control signals.
Abstract translation: 目的：提供多输出DC-DC转换器，以便能够使用具有多个输出抽头的一个嵌入式电感器输出多电平电压。 构成：电感器部件（300）被提供有输入电压并且具有彼此间隔开的多个输出抽头。 第一开关单元（230）由在电感器部分的每个输出抽头和公共节点之间级联并由相应的控制信号控制的多个晶体管组成。 第二开关单元（210）连接在公共节点和输出端子之间，并由控制信号控制。 第三开关单元（220）由在公共节点和接地电压之间并联连接的多个晶体管组成，并根据相应的控制信号选择性地工作。
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公开(公告)号：KR100382149B1
公开(公告)日：2003-05-09
申请号：KR1020000072033
申请日：2000-11-30
Applicant: 한국전자통신연구원
IPC: H01L21/31
CPC classification number: H01L21/0228 , C23C16/409 , C23C16/45542 , C23C16/45544 , C23C16/50 , H01L21/02194 , H01L21/02197 , H01L21/02274 , H01L21/31691 , Y10S438/905
Abstract: An apparatus for forming Strontium-Tantalum-Oxide films and a method thereof using an atomic layer deposition tool are provided. In the Strontium-Tantalum-Oxide films deposited by using plasma and the atomic layer deposition, its leakage-current is very low, and its dielectric constant has a range of 30 to 100 depending on the there heating conditions. Therefore, the method provides structures for i) an insulating film of an NDRO-type ferroelectric memory device that has a structure of Metal-film/Ferroelectric-film/Insulating-film/Silicon, ii) a gate oxide film substituting for silicon oxide film, and iii) an insulating film of Electro Luminescent Display (ELD) device.
Abstract translation: 提供了一种用于形成锶 - 钽 - 氧化物膜的设备及其使用原子层沉积工具的方法。 在通过等离子体和原子层沉积沉积的锶 - 钽 - 氧化物膜中，其泄漏电流非常低，并且其介电常数取决于加热条件在30至100的范围内。 因此，该方法提供了以下结构：i）NDRO型铁电存储器件的绝缘膜，其具有金属膜/铁电膜/绝缘膜/硅的结构，ii）替代氧化硅膜的栅氧化膜 ，和iii）电致发光显示（ELD）装置的绝缘膜。
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