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公开(公告)号：KR1020090090839A
公开(公告)日：2009-08-26
申请号：KR1020080016345
申请日：2008-02-22
Applicant: 한국전자통신연구원
IPC: C23C16/40 , C23C16/455 , C23C16/00
Abstract: A method for forming a vanadium dioxide layer using an atomic layer deposition method is provided to form a uniform and thin film by removing inert gas except vanadium absorbed to the surface of a silicon substrate. A method for forming a vanadium dioxide layer includes the following steps of: absorbing vanadium on the surface a silicon substrate; forming a vanadium dioxide layer by reacting plasmalyzed oxygen with the absorbed vanadium; and removing the rest with inert gas except the vanadium. The inert gas includes argon. The surface temperature of the silicon substrate is 100~500‹C.
Abstract translation: 提供了使用原子层沉积法形成二氧化钒层的方法，通过除去吸附到硅衬底表面的钒以外的惰性气体来形成均匀的薄膜。 形成二氧化钒层的方法包括以下步骤：在硅衬底的表面上吸收钒; 通过使等离子体氧与所吸收的钒反应形成二氧化钒层; 并用除了钒之外的惰性气体除去其余物质。 惰性气体包括氩气。 硅衬底的表面温度为100〜500℃。
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公开(公告)号：KR100912822B1
公开(公告)日：2009-08-18
申请号：KR1020070119623
申请日：2007-11-22
Applicant: 한국전자통신연구원
IPC: H01L27/115
Abstract: 본 발명의 고체 전해질 메모리 소자는 기판 상에 형성된 제1 전극층과, 제1 전극층 상에 은(Ag)-안티몬(Sb)-텔레륨(Te)-질소(N) 합금 또는 구리(Cu)--안티몬-텔레륨-질소 합금으로 구성된 고체 전해질층과, 고체 전해질층 상에 형성된 제2 전극층을 포함하여 이루어진다. 고체 전해질층을 구성하는 은-안티몬-텔레륨-질소 합금은 은(Ag) 15-90 원자(atomic)%, 안티몬(Sb) 4-30 원자(atomic)%, 텔레륨(Te) 5-30 원자(atomic)% 및 질소 1-25(atomic)%의 조성을 가진다. 고체 전해질층을 구성하는 구리-안티몬-텔레륨-질소 합금은 구리 15-90 원자(atomic)%, 안티몬 4-30 원자(atomic)%, 텔레륨 5-30 원자(atomic)% 및 질소 1-25(atomic)%의 조성을 가진다.
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公开(公告)号：KR1020090065941A
公开(公告)日：2009-06-23
申请号：KR1020070133497
申请日：2007-12-18
Applicant: 한국전자통신연구원
Abstract: A bolometer of a multilayer structure and a manufacturing method thereof are provided to improve an infrared absorbing ratio by widening sufficiently an infrared absorbing layer in order to obtain a high fill-factor. A semiconductor substrate(210) includes a detection circuit formed therein. A first and second meta pads are formed on an upper part of the semiconductor substrate. A sensor structure(200) is positioned at an upper part of the semiconductor substrate. A space corresponding to an infrared wavelength(lambda)/4 is formed between the sensor structure and the first and second metal pads. A body unit(250) is positioned at an upper part of the first and second metal pads. A resistance layer is formed to change a resistance according to a change of temperature in an infrared absorbing process. One supporting arm is composed of a two-layer structure having an upper layer and a lower layer in order to be electrically connected with the first and second metal pads.
Abstract translation: 提供了一种多层结构的测辐射热计及其制造方法，以通过充分地加宽红外线吸收层来提高红外吸收比，以获得高的填充因子。 半导体衬底（210）包括形成在其中的检测电路。 第一和第二元件衬垫形成在半导体衬底的上部。 传感器结构（200）位于半导体衬底的上部。 在传感器结构和第一和第二金属焊盘之间形成对应于红外波长（λ）/ 4的空间。 身体单元（250）位于第一和第二金属垫的上部。 形成电阻层，以根据红外线吸收过程中的温度变化来改变电阻。 一个支撑臂由具有上层和下层的两层结构构成，以便与第一和第二金属垫电连接。
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公开(公告)号：KR1020080081656A
公开(公告)日：2008-09-10
申请号：KR1020070021966
申请日：2007-03-06
Applicant: 한국전자통신연구원 , 충북대학교 산학협력단
IPC: G11C13/02
CPC classification number: G11C13/0069 , G11C7/1051 , G11C7/1078 , G11C13/0004 , G11C13/004 , G11C2207/2227
Abstract: An apparatus and a method for writing power reduction in a phase change memory by selective data writing are provided to reduce write power by removing power consumption in writing data in the phase change memory. An input part receives data to be written in a phase change memory(404). A read part(402) reads data stored in the phase change memory to be written with the inputted data. A comparison part(401) compares the inputted data with the stored data. A write part(403) stores a part of the inputted data different from the stored data into the cell position of the phase change memory when the inputted data is not equal to the stored data.
Abstract translation: 提供一种通过选择性数据写入在相变存储器中写入功率降低的装置和方法，以通过消除在相变存储器中写入数据的功耗来降低写入功率。 输入部分接收要写入相变存储器的数据（404）。 读取部分（402）读取存储在相变存储器中的数据，以写入输入的数据。 比较部分（401）将输入的数据与存储的数据进行比较。 当输入的数据不等于存储的数据时，写入部分（403）将与存储的数据不同的输入数据的一部分存储到相变存储器的单元位置。
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公开(公告)号：KR100857466B1
公开(公告)日：2008-09-08
申请号：KR1020070047526
申请日：2007-05-16
Applicant: 한국전자통신연구원 , 연세대학교 산학협력단
IPC: H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/14 , H01L45/1625 , H01L45/1666 , G11C13/0004
Abstract: A phase change non-volatile memory device using a Sb-Zn alloy and a method for preparing the same are provided to control speed and power consumption by adjusting a composition ratio of Zn. A phase change non-volatile memory device includes a stack of memory elements. The stack of memory elements includes a substrate(10) and a phase change material layer(22) formed on an upper surface of the substrate. The phase change material layer includes a Sb-Zn alloy expressed as a chemical formula of ZnxSb100-x where x has a range of 5 to 35. The phase change material layer has an amorphous state at a room temperature. The phase change temperature of the phase change layer to a crystalline state is 180 to 220 degrees centigrade. The phase change temperature of the phase change layer to the amorphous state is 500 to 540 degrees centigrade.
Abstract translation: 提供使用Sb-Zn合金的相变非易失性存储器件及其制备方法，通过调整Zn的组成比来控制速度和功耗。 相变非易失性存储器件包括一堆存储元件。 存储元件的堆叠包括形成在衬底的上表面上的衬底（10）和相变材料层（22）。 相变材料层包括表示为Zn x Sb b-x x的化学式的Sb-Zn合金，其中x具有5至35的范围。相变材料层在室温下具有无定形状态。 相变层的结晶状态的相变温度为180〜220℃。 相变层相对于非晶态的相变温度为500〜540℃。
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Patent Agency Ranking
公开(公告)号：KR100842274B1
公开(公告)日：2008-06-30
申请号：KR1020060123401
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H01L21/8247 , H01L27/115
Abstract: 리셋 전류의 크기를 줄일 수 있는 상변화 메모리 소자 및 그 제조방법을 개시한다. 본 발명에 따른 상변화 메모리 소자는 반도체 기판 위의 하부전극; 상기 하부전극 위의 제1 절연 패턴; 상기 제1 절연 패턴 위에서 상기 하부전극 위까지 연장되어 있되, 일측면이 상기 제1 절연 패턴 위에 놓여있는 발열전극; 상기 발열전극층 위에서 상기 발열전극과 동일한 패턴을 형성하고 있는 제2 절연 패턴; 상기 제2 절연 패턴 위에서 상기 제1 절연 패턴 위까지 연장되어 있되, 일부가 상기 제1 절연 패턴 위의 상기 발열전극의 일측면과 접하는 상변화층 패턴; 상기 상변화층 패턴과 전기적으로 연결된 콘택; 및 상기 콘택에 의하여 상기 상변화층 패턴과 전기적으로 연결되는 상부전극을 포함한다. 본 발명의 상변화 메모리 소자는 하부전극 위에 제1 절연패턴를 도입하여 발열전극이 측면을 통하여 상변화층 패턴과 접촉하도록 함으로써 발열전극과 상변화층 패턴의 접촉면적을 감소시켜 리셋전류를 감소시킬 수 있다. 한편, 발열전극의 일부는 절연패턴 위에서 측면을 통하여 상변화층 패턴과 접촉하고 발열전극의 다른 일부는 하부전극과 접촉하므로, 발열전극을 하부전극에 접속시키기 위한 별도의 콘택이 요구되지 않는다.
상변화 메모리 소자, 리셋전류, 절연 패턴, 발열전극, 상변화층 패턴-
公开(公告)号：KR1020070061053A
公开(公告)日：2007-06-13
申请号：KR1020060038331
申请日：2006-04-27
Applicant: 한국전자통신연구원
IPC: H01L27/10 , H01L27/105 , H01L27/115 , H01L21/8247
CPC classification number: H01L27/0635 , G11C13/0004 , G11C13/0069 , G11C2013/008 , G11C2213/79 , H01L21/8249 , H01L27/2445 , H01L45/06 , H01L45/126 , H01L45/143 , H01L45/144 , Y10S438/947
Abstract: An embedded phase-change memory and its fabricating method are provided to realize a multifunctional SOC(System-On-Chip) by using a bipolar transistor as a cell transistor. A bipolar transistor, a phase-change memory device, and a MOS transistor are disposed adjacently from each other on a substrate(100). The bipolar transistor, the phase-change memory device, and the MOS transistor are electrically connected to each other. The bipolar transistor includes a base(130) which is formed with SiGe which is disposed on a collector(104). The thickness of the base is 50 to 200 nm. The phase change memory device includes a phase change material layer and a heating layer. An amorphous state and a crystalline state of the phase change material layer are transformed reversibly by current. The heating layer comes in contact with a lower part of the phase change material layer.
Abstract translation: 提供嵌入式相变存储器及其制造方法，通过使用双极晶体管作为单元晶体管来实现多功能SOC（片上系统）。 双极晶体管，相变存储器件和MOS晶体管彼此相邻地设置在衬底（100）上。 双极晶体管，相变存储器件和MOS晶体管彼此电连接。 双极晶体管包括由SiGe形成的基极（130），SiGe设置在集电极（104）上。 碱的厚度为50〜200nm。 相变存储器件包括相变材料层和加热层。 相变材料层的非晶状态和结晶状态通过电流可逆地变换。 加热层与相变材料层的下部接触。
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公开(公告)号：KR100670782B1
公开(公告)日：2007-01-17
申请号：KR1020040090920
申请日：2004-11-09
Applicant: 한국전자통신연구원
IPC: H01L21/3065 , H01L27/115
Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비가 10% 내지 80%인 식각 가스나, 아르곤과 불화 메탄의 혼합 가스에 대한 불화 메탄 가스의 비(CHF
3 /Ar+CHF
3 )가 10% 내지 60%인 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다.-
公开(公告)号：KR100639999B1
公开(公告)日：2006-11-01
申请号：KR1020050078388
申请日：2005-08-25
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR100586177B1
公开(公告)日：2006-06-07
申请号：KR1020040015071
申请日：2004-03-05
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: 본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, (a) 식각하고자 하는 대상층 상부에 제 1 식각 배리어층, 등방성 트리밍층 및 감광막을 형성하는 단계와, (b) 감광막을 패터닝하는 단계와, (c) 패터닝된 감광막을 마스크로 등방성 트리밍층을 비등방성 식각하고, 등방성 식각으로 소정의 선폭이 얻어질 때까지 식각하는 단계와, (d) 잔류한 감광막을 제거하고 패터닝된 상기 등방성 트리밍층을 식각 마스크로 제 1 식각 배리어층 및 대상층을 차례로 패터닝하는 반도체 소자의 패턴 형성방법을 제공한다.
반도체 소자 , 트리밍, 패턴, 감광막
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