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公开(公告)号：KR1019950001166B1
公开(公告)日：1995-02-11
申请号：KR1019920006117
申请日：1992-07-13
Applicant: 한국전자통신연구원
IPC: H01L29/00
Abstract: The method includes the steps of forming an undoped GaAs layer (108), an N GaAs layer (107), and an N+ GaAs layer (106) on the insulating GaAs substrate (109), forming an electron channel layer thereon, and forming a sulfur film (110) on the electron channel layer to form a passivation film (104) on the sulfur film (110). The sulfur layer (110) is formed by surface-treating the electron channel layer with a sulfur system ((NH4)2Sx) solution, thereby reducing the gate leakage current of MESFET.
Abstract translation: 该方法包括以下步骤：在绝缘GaAs衬底（109）上形成未掺杂的GaAs层（108），N GaAs层（107）和N + GaAs层（106），在其上形成电子通道层，并形成 硫膜（110），以在硫膜（110）上形成钝化膜（104）。 通过用硫系（（NH 4）2S x）溶液表面处理电子通道层形成硫层（110），从而降低MESFET的栅极漏电流。
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公开(公告)号：KR1019930011177B1
公开(公告)日：1993-11-24
申请号：KR1019900021809
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: The three layers for a vertical device isolation having several devices on a substrate is prepared by forming 1st epitaxial layer (2) for the device on a gallium arsenide substrate (1), depositing a 200-1000∦ aluminium gallium arsenide layer (3) at 640-690 deg.C thereon, depositing an insulating gallium arsenide layer (4) of a proper thickness at the low temperature of 200 deg.C, depositing a 200-1000 ∦ aluminum gallium arsenide layer (5) at 640-690 deg.C, depositing a gallium arsenide layer (7) thereon.
Abstract translation: 通过在砷化镓衬底（1）上形成用于器件的第一外延层（2），将200-1000μm的砷化铝镓层（3）沉积在第一外延层（2）上，制备用于在衬底上具有多个器件的垂直器件隔离的三层 640-690℃，在200℃的低温下沉积适当厚度的绝缘砷化镓层（4），在640-690度沉积200-1000℃的砷化铝镓层（5）。 C，在其上沉积砷化镓层（7）。
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Patent Agency Ranking
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公开(公告)号：KR100170488B1
公开(公告)日：1999-02-01
申请号：KR1019950049251
申请日：1995-12-13
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 본 발명은 갈륨비소 전계효과 트랜지스터의 고주파 잡음모델링 방법에 관한 것으로서, 종래 저잡음 회로, 설계에 있어서 사용하고자 하는 소자의 게이트 폭에 대하여 사용되는 전류의 크기에 따라 주파수별로 잡음특성이 주어져야만 설계가 가능하였던 문제점을 해결하기 위해 각 잡음원의 크기를 드레인 전류변화에 대해 4개의 파라미터로 진성저항의 잡음온도와 출력단 등가 잡음 콘덕턴스를 기술함으로써 GaAs MESFET에 대하여 네개의 파라미터만 주어지면 설계가 가능하므로 회로 설계의 편이성을 가질 수 있는 것이다.
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公开(公告)号：KR100150571B1
公开(公告)日：1998-12-15
申请号：KR1019950050527
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H03K17/00
Abstract: 본 발명은 N형 트랜지스터만으로 의사적인 푸쉬풀 형태의 구동회로를 구현함으로써 종래의 DCFL 구동회로에 비해 적은 DC 전력이 소모될 수 있도록 한 갈륨비소 전계효과 트랜지스터를 이용한 디지털 IC에서의 구동회로에 관한 것으로, 자신의 드레인단이 전원전압에 연결된 DFET와, 상기 DEFT의 게이트단과 소오스단이 자신의 드레인단에 연결되고, 입력신호가 게이트단에 입력되는 EFET와, 상기 EFET의 드레인단에 연결되어 상기 DEFT와 EFET의 동작에 따라 전하를 축적 및 방출하는 커패시티브 부하로 구성된 DCFL 구동회로에 있어서, 상기 DFET 게이트단이 그 자신의 드레인단에 연결되고, 상기 EFET의 게이트단이 그 자신의 게이트단에 연결되며, 그 자신의 소오스단이 접지단에 연결되는 EFET와; 상기 DEFT의 게이트단과 소오스단 사이에 삽입되는 저항을 포함하여 구성된다.
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公开(公告)号：KR100163744B1
公开(公告)日：1998-12-01
申请号：KR1019950028615
申请日：1995-09-01
IPC: H01L29/40
Abstract: 본 발명은 T형 게이트 전극의 형성 방법에 관한 것으로, 화합물 반도체 기판 상에 절연막을 형성하는 공정과, 상기 반도체 기판의 소정 부분이 노출되도록 절연막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 소오스 및 드레인 전극 사이 소정 부분의 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 공정과, 상기 반도체 기판의 노출된 부분을 제외한 상기 소오스 및 드레인 전극과 상기 절연막의 상부에 역경 사진 측면을 갖는 감광막 패턴을 형성하고 증착에 의해 T형 게이트를 형성한 후 상기 감광막 패턴을 제거하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극을 노출시키고 공기 다리가 형성될 부분은 상기 절연막이 노출되지 않도록 소정 깊이 패터닝된 감광막 패턴을 형성하는 공정과, 상기 소오스 및 드레인 전극과 � ��이트 전극의 상부에 도전성 금속으로 오믹 패드와 게이트 저저항부를 형성함과 동시에 상기 소정 깊이 패터닝된 부분에 공기 다리를 형성하는 공정을 구비한다.
따라서, 게이트 전극은 게이트 저저항부의 두께만큼 단면적을 증가시켜 저항 값을 저하시켜 잡음 지수를 감소시키면서 이득을 증가시킬 수 있다.-
公开(公告)号：KR100137555B1
公开(公告)日：1998-06-01
申请号：KR1019940035464
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/304
Abstract: 본 발명은 오옴익층의 새로운 금속구조를 제시한다.
오옴익층의 형성과정은 종래의 방법과 동일하나 금속구조가 기판으로 부터 Ni/ Ge/Au/Ti/Au 의 적층을 이룬다.
이를 약 400℃정도의 온도에서 20초 정도 열처리를 수행하여 오옴익층을 형성한다.
본 발명에 의한 오옴익층은 종래의 구조에 비하여 접촉저항값이 향상될 뿐아니라, 표면 조직과 열안정성 역시 향상되는 장점을 가진다.
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