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公开(公告)号：KR102248808B1
公开(公告)日：2021-05-10
申请号：KR1020180046336
申请日：2018-04-20
Applicant: 한국전자통신연구원
Inventor： 안호균 , 신민정 , 김정진 , 김해천 , 도재원 , 민병규 , 윤형섭 , 이형석 , 임종원 , 장성재 , 정현욱 , 조규준 , 강동민 , 김동영 , 김성일 , 이상흥 , 이종민 , 지홍구
IPC: H01L29/778 , H01L29/66 , H01L21/762 , H01L21/027
Abstract: 제 1 반도체층과제 2 반도체층사이에절연층이매립된기판, 상가기판을관통하는관통홀, 상기관통홀은상기제 1 반도체층을관통하는제 1 홀, 및상기제 1 홀의바닥면으로부터상기절연층및 상기제 2 반도체층을관통하는제 2 홀을포함하고, 상기관통홀 내에배치되는에피층, 상기제 2 홀내에배치되어상기에피층의일면과접하는드레인전극, 및상기에피층의다른일면상에배치되는소스전극및 게이트전극을포함하는반도체소자를제공한다.
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公开(公告)号：KR1020170095454A
公开(公告)日：2017-08-23
申请号：KR1020160016427
申请日：2016-02-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/66 , H01L29/78
Abstract: 본발명의실시예에따른고전자이동도트랜지스터는기판상에제공된활성층과, 상기활성층상에위치하고상기활성층의일부를노출하는게이트리쎄스영역을포함한캡층과, 상기캡층상에위치하고상기캡층에오믹접촉하며서로이격된소스전극및 드레인전극과, 상기소스전극과상기드레인전극상에위치하고상기게이트리쎄스영역에대응되는개구부를구비하여상기게이트리쎄스영역을노출시키는절연층과, 상기절연층상에제공되고상기게이트리쎄스영역과상기개구부를관통하는게이트발(gate foot) 및상기게이트발(gate foot)에의해지지되는게이트머리(gate head)를포함하는게이트전극, 및상기게이트전극에전기적으로연결되며상기게이트전극으로구동전압을제공하는패드부를포함하고, 상기게이트발(gate foot)과상기게이트머리(gate head) 각각은상기패드부와인접할수록그 폭이상이해질수 있다.
Abstract translation: 根据本发明的晶体管位于帽层和覆盖层，包括位于有源层和设置在基板上的有源层，以暴露的一部分的栅栗sseseu区域的一个实施例的高电子迁移率在欧姆到帽所述有源层 接触，和绝缘层，并且在绝缘层上，以暴露栅极隔开具有开口栗sseseu区域隔开彼此的源电极和漏电极，位于所述源极电极上并对应于所述栅栗sseseu区域的漏电极 并电连接到栅极电极，以及包括该栅极头（栅极头），其通过其栅极连接到（栅极脚）支持的栅电极，并且其栅极连接到（栅极脚）穿透所述栅极栗sseseu区和所述开口 各自，以及包括一个垫从栅极头（头门）到栅极（栅极脚）提供的驱动电压施加到栅电极是更邻近于垫部，其 宽度，但可以更长理解。
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公开(公告)号：KR1020170074153A
公开(公告)日：2017-06-29
申请号：KR1020160069686
申请日：2016-06-03
Applicant: 한국전자통신연구원
Inventor： 민병규 , 윤형섭 , 이종민 , 강동민 , 김동영 , 김성일 , 김해천 , 안호균 , 이상흥 , 임종원 , 조규준 , 주철원 , 도재원 , 신민정 , 장성재 , 장유진 , 정현욱
IPC: H01L29/778 , H01L29/66 , H01L21/02
Abstract: 본발명의실시예에따른전계효과트랜지스터는기판상에제공된활성층과, 상기활성층상에배치된캡층과, 상기활성층및 상기캡층중 어느하나의층 상에제공되며일정간격이격된소스전극및 드레인전극과, 상기소스전극과상기드레인전극사이에배치된게이트전극과, 상기게이트전극과상기드레인전극사이에제공된더미전극패드, 및상기게이트전극과상기더미전극패드상에제공되며상기소스전극과상기더미전극패드를전기적으로연결하는전계전극을포함할수 있다.
Abstract translation: 根据本发明的一个实施例的场效应晶体管包括有源层和覆盖层和有源层和设置在从所述源极电极和设置在基板上设置的有源层上，所述帽层的漏极电极间隔开预定距离的一个层上的一个 栅电极，设置在所述源电极和所述漏电极之间;虚设电极焊盘，设置在所述栅电极和所述漏电极之间;以及栅电极，设置在所述栅电极和所述虚设电极焊盘上， 以及用于电连接电极焊盘的电场电极。
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公开(公告)号：KR1020160065366A
公开(公告)日：2016-06-09
申请号：KR1020140168969
申请日：2014-11-28
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/7831
Abstract: 서로다른게이트길이(Gate Length)를갖는소자를결합시켜구조적인안정성과신뢰성을가진반도체소자에관한기술이개시된다. 반도체소자는기판상에이격되어위치하는소스전극및 드레인전극, 및소스전극과드레인전극사이에위치하는게이트전극을포함하고, 게이트전극은기판상에위치하는복수의제1 게이트발 및복수의제2 게이트발을포함하는게이트발(Gate Foot) 및게이트발 상에위치하고, 게이트발보다크기가큰 게이트머리(Gate Head)를포함하되, 제2 게이트발은제1 게이트발보다큰 게이트길이(Gate Length)를갖고, 제1 게이트발과상기제2 게이트발은교대로배열된다.
Abstract translation: 公开了通过组合具有不同栅极长度的器件的具有结构稳定性和可靠性的半导体器件的技术。 半导体器件包括在基板上彼此间隔开的源电极和漏电极，以及位于源电极和漏电极之间的栅电极。 栅电极包括具有多个第一栅极脚和多个第二栅极脚的栅极脚和位于栅极脚之上并且大于栅极脚的栅极头。 第二栅极脚的栅极长度大于第一栅极脚的栅极长度，并且第一栅极脚和第二栅极脚交替布置。
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Patent Agency Ranking
公开(公告)号：KR1020150083483A
公开(公告)日：2015-07-20
申请号：KR1020140002967
申请日：2014-01-09
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/402 , H01L21/283 , H01L21/28593 , H01L29/2003 , H01L29/42312 , H01L29/42356 , H01L29/66462 , H01L29/66477 , H01L29/7787
Abstract: 본발명은고전압구동용전계효과트랜지스터및 그의제조방법에관한것으로, 고전압구동이가능하도록게이트머리영역밑에내재된전계전극에의해드레인방향으로확장된게이트머리가지지되는게이트전극구조를포함한다. 이에따라드레인방향으로확장된게이트머리를절연막을이용하여전기적으로이격시킨전계전극으로지지함으로써게이트머리가확장되어있는게이트전극을안정적으로제작할수 있고, 드레인방향으로확장된게이트머리에의해게이트저항이감소하고, 드레인방향으로확장된게이트머리를가지는게이트전극및 게이트에근접된전계전극에의해게이트와드레인사이의전계피크치가감소하여, 소자의파괴전압이높아지는효과를얻을수 있다.
Abstract translation: 本发明涉及用于高电压操作的场效应晶体管及其制造方法。 场效应晶体管包括栅电极结构，其中栅极通过设置在栅极头区域下方的场电极在漏极方向延伸以实现高电压操作。 因此，通过使用绝缘膜通过使用电极分离的场电极来支持在漏极方向上延伸的栅极头，能够稳定地制造具有扩展栅头的栅电极，通过在 漏极方向和栅极和漏极之间的场峰值通过具有在漏极方向延伸的栅电极的栅电极和与栅极相邻的场电极而减小，从而提高器件的击穿电压。
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公开(公告)号：KR1020150060417A
公开(公告)日：2015-06-03
申请号：KR1020130144810
申请日：2013-11-26
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/78 , H01L21/335
CPC classification number: H01L29/42316 , H01L29/2003 , H01L29/452 , H01L29/66462 , H01L29/7786
Abstract: 고주파소자는에피택셜구조상에형성된캡핑층; 상기캡핑층 상에형성된소스및 드레인전극; 상기소스및 드레인전극과상기캡핑층의전면을따라계단형태로형성된다층절연패턴; 상기다층절연패턴및 상기캡핑층을관통하여상기에피택셜구조와접하는 T형게이트; 및상기 T형게이트및 상기다층절연패턴의전면을따라형성된보호막을포함한다.
Abstract translation: 微波器件包括形成在外延结构上的覆盖层，形成在覆盖层上的源电极和漏电极，沿着覆盖层和源的前侧形成阶梯形的多层绝缘图案，以及 漏电极，经由覆盖层和多层绝缘图案与外延结构接触的T形栅极以及沿多层绝缘图案和T形栅极的前侧形成的保护层。
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公开(公告)号：KR101373658B1
公开(公告)日：2014-03-13
申请号：KR1020090120101
申请日：2009-12-04
Applicant: 한국전자통신연구원
CPC classification number: H03F3/245 , H03F1/0261 , H03F1/52 , H03F3/19 , H03F3/211 , H03F2200/18 , H03F2200/451
Abstract: 본 발명의 기술적 사상의 실시 예에 따른 전력 증폭 장치는 신호 입력단으로부터 전달되는 신호의 직류 성분을 차단하는 차단부, 상기 차단부에 연결되며, 상기 차단부로부터 전달된 신호를 안정화시키는 회로 보호부 및 상기 회로 보호부에 연결되며, 상기 회로 보호부로부터 전달받은 신호를 증폭하여 출력하는 증폭부를 포함하되, 상기 증폭부는 복수의 트랜지스터들을 포함하고, 상기 회로 보호부는 상기 복수의 트랜지터들의 베이스들을 각각 연결하는 저항들을 포함한다.
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公开(公告)号：KR101252745B1
公开(公告)日：2013-04-12
申请号：KR1020090123338
申请日：2009-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/86 , H01L29/737
CPC classification number: H01L29/66318 , H01L21/8252 , H01L27/0605 , H01L29/66204 , H01L29/7371 , H01L29/868
Abstract: 단일 기판 집적 회로 장치 및 그 제조 방법을 제공한다. 본 방법은 기판 상의 HBT 영역 및 PIN 다이오드 영역 상에 부컬렉터층, 컬렉터층, 베이스층, 이미터층 및 이미터캡층을 형성하고, 이미터층 및 상기 이미터캡층을 패터닝하여 HBT(Heterojuction Bipolar Transistor)영역에 이미터 패턴 및 이미터캡 패턴을 형성하고 베이스층을 노출시키고, HBT 영역으로부터 이격된 PIN 다이오드 영역의 컬렉터층의 일부에 제 1형 불순물을 도핑하여 진성 영역을 형성한다.
MMIC, HBT, PIN, 진성 영역, 컬렉터, 리프트 오프Abstract translation: 提供单基板集成电路器件及其制造方法。 在HBT区域和所述基板，集电极层，基极层和发射极层和已经通过图案化所述发射极层和发射极覆盖层区域中形成发射极覆盖层，（异质结双极型晶体管）HBT已经在PIN二极管区的方法，地板部分集电极 两米，并且图案已经形成和teokaep图案并暴露基底层，在远离所述HBT区域中的PIN二极管区域的集电极层的一部分掺杂有第一型杂质，以形成本征区。
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公开(公告)号：KR1020120068069A
公开(公告)日：2012-06-27
申请号：KR1020100104620
申请日：2010-10-26
Applicant: 한국전자통신연구원
CPC classification number: H01L27/0605 , H01L21/8252 , H01L29/732 , H01L29/93 , H03C1/36
Abstract: PURPOSE: A semiconductor device and a method of manufacture thereof are provided to minimize a chip size by integrating a bipolar transistor and a variable capacitance diode on one top of a single substrate. CONSTITUTION: A substrate(10) includes a first region and a second region. A transistor includes first to third conductive impurity layers laminated on the substrate of the first region. A variable capacitance diode(80) is separated from the transistor of the first region. The variable capacitance diode includes the first and second conductive impurity layers laminated on the substrate of the second region.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在单个衬底的一个顶部上集成双极晶体管和可变电容二极管来最小化芯片尺寸。 构成：衬底（10）包括第一区域和第二区域。 晶体管包括层叠在第一区域的基板上的第一至第三导电杂质层。 可变电容二极管（80）与第一区域的晶体管分离。 可变电容二极管包括层叠在第二区域的衬底上的第一和第二导电杂质层。
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