公开(公告)号：SG11202105094QA

公开(公告)日：2021-06-29

申请号：SG11202105094Q

申请日：2020-01-27

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  COPELAND REID ,  LEBER PETRA ,  MUELLER SILVIA ,  BRADBURY JONATHAN ,  GUO XIN

IPC: G06F8/41

Abstract: Negative zero control for execution of an instruction. A process obtains an instruction to perform operation(s) using an input value. The instruction includes a negative zero control indicator indicating whether negative zero control is enabled for execution of the instruction. The process executes the instruction, the executing including performing the operation(s) using the input value to obtain a result having a sign, determining whether to control the sign of the result, the determining being based at least in part on the negative zero control indicator being set to a defined value, and performing further processing, as part the executing the instruction, based on the determining.

公开(公告)号：DE112017004690T5

公开(公告)日：2019-07-04

申请号：DE112017004690

申请日：2017-11-30

Applicant: IBM

Inventor： MUELLER SILVIA MELITTA ,  LEBER PETRA ,  LICHTENAU CEDRIC

IPC: G06F7/48

Abstract: Eine Schaltung wird bereitgestellt, die eine arithmetische Berechnungslogik (201) enthält, die konfiguriert ist, um Operanden von variabler Länge zu addieren oder zu subtrahieren, um ein Ergebnis in einem Vorzeichen-Größe-Datenformat zu erzeugen. Die Schaltung enthält auch einen Überlaufdetektor (210), um ein Überlaufsignal bereitzustellen, das dafür indikativ ist, ob das Ergebnis in eine bestimmte Ergebnislänge / passt. Der Überlaufdetektor (210) verarbeitet die Operanden, bevor die arithmetische Berechnungslogik das Ergebnis erzeugt, um unabhängig von dem durch die arithmetische Berechnungslogik (201) erzeugten Ergebnis zu bestimmen, ob das Ergebnis in die bestimmte Ergebnislänge / passt.

公开(公告)号：AU2003291666A1

公开(公告)日：2005-06-17

申请号：AU2003291666

申请日：2003-10-31

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  SANDON PETER A ,  HILGENDORF ROLF ,  LICHTENAU CEDRIC ,  PFLUEGER THOMAS

IPC: G06F1/08 ,  H03L7/16 ,  G06F17/50 ,  G06F1/04

公开(公告)号：PL4356236T3

公开(公告)日：2025-04-14

申请号：PL22735341

申请日：2022-06-09

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  GOPALAKRISHNAN KAILASH ,  SRINIVASAN VIJAYALAKSHMI ,  SAPORITO ANTHONY ,  SHUKLA SUNIL ,  VENKATARAMANI SWAGATH

IPC: G06F7/76

公开(公告)号：ES3007210T3

公开(公告)日：2025-03-19

申请号：ES20704524

申请日：2020-02-11

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  BRADBURY JONATHAN ,  SCHWARZ ERIC ,  FIGULI RAZVAN PETER ,  PAYER STEFAN

IPC: G06F16/903

Abstract: Se proporciona una instrucción para realizar una búsqueda de cadena vectorial. Se obtiene la instrucción a procesar, definida como una instrucción de búsqueda de cadena para localizar la ocurrencia de una subcadena dentro de una cadena. La instrucción se procesa, incluyendo la búsqueda de la cadena especificada en un operando de la instrucción utilizando la subcadena especificada en otro operando de la instrucción. Si la búsqueda encuentra la primera coincidencia completa de la subcadena dentro de la cadena, se devuelve una indicación de condición de coincidencia completa con la posición de la primera coincidencia completa en la cadena. Si la búsqueda encuentra solo una coincidencia parcial de la subcadena al final de la cadena, se devuelve una indicación de condición de coincidencia parcial con la posición de la coincidencia parcial en la cadena. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE112023001781T5

公开(公告)日：2025-02-27

申请号：DE112023001781

申请日：2023-03-21

Applicant: IBM

Inventor： KLEIN MICHAEL ,  LEBER PETRA ,  LICHTENAU CEDRIC ,  PAYER STEFAN ,  SCHELM KERSTIN

IPC: G06F8/52

Abstract: Runden von hexadezimalen Gleitkommazahlen durch Verwenden von binären Inkrementoren, das umfasst: Inkrementieren, durch einen ersten Inkrementor, einer ersten Untergruppe von Bits eines Operanden, der einen binären hexadezimalen Gleitkomma-Operanden aufweist; Inkrementieren, durch einen zweiten Inkrementor, einer zweiten Untergruppe von Bits des Operanden; Generieren eines Zwischenergebnisses auf Grundlage eines Stellenübertrags des zweiten Inkrementors; und Generieren eines inkrementierten Ergebnisses auf Grundlage eines Stellenübertrags des ersten Inkrementors und von einem oder mehreren von: einem ersten Bit des Zwischenergebnisses oder dem Stellenübertrag des zweiten Inkrementors.

公开(公告)号：DE112023001068T5

公开(公告)日：2025-01-09

申请号：DE112023001068

申请日：2023-02-20

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  SRINIVASAN VIJAYALAKSHMI ,  SHUKLA SUNIL K ,  VENKATARAMANI SWAGATH ,  GOPALAKRISHNAN KAILASH ,  HORBACH HOLGER ,  FIGULI RAZVAN PETER ,  WANG WEI ,  LI YULONG ,  LUTZ MARTIN

IPC: G06F3/06

Abstract: Das Verarbeiten von Eingabedaten zur Übertragung zu einem Datenkonsumenten wie z.B. einer Künstliche-Intelligenz-Steuerungsroutine (Künstliche-Intelligenz-Engine) wird durch Anordnen der Eingabedaten in eine einheitliche Struktur durchgeführt, die aus Sticks von Daten besteht, die kombiniert sind, um Seiten von Sticks zu bilden. Bei einem „Stick“ handelt es sich um einen beliebigen in geeigneter Weise bemessenen Satz von Eingabedatenelementen, wodurch die Größe des Sticks feststeht. Ein Maskierungsmuster wird für Sticks von Daten, die bestimmte Bereiche von ungültigen Daten aufweisen, zur Inanspruchnahme partieller Sticks eingerichtet, während die Gültigkeit der Eingabedaten aufrechterhalten wird, die gerade übertragen werden. Das Maskierungsmuster wird auf der Grundlage von Anweisungen zum Festlegen der aktiven Maske und des Wertes (SAMV-Anweisungen, SAMV = set-active-mask-and-value) abgeleitet. Das abgeleitete Maskenmuster wird für nachfolgende Ladeanweisungen an den Datenkonsumenten weitergeleitet.

公开(公告)号：DE112020003313T5

公开(公告)日：2022-04-21

申请号：DE112020003313

申请日：2020-08-07

Applicant: IBM

Inventor： KLEIN MICHAEL ,  HOFMANN NICOL ,  LICHTENAU CEDRIC ,  YIFRACH OSHER

IPC: G06F15/80

Abstract: Ein System zum Verarbeiten von Befehlen mit erweiterten Ergebnissen umfasst eine erste Befehlsausführungseinheit mit einem ersten Ergebnisbus zum Ausführen von Prozessorbefehlen. Das System umfasst außerdem eine zweite Befehlsausführungseinheit mit einem zweiten Ergebnisbus zum Ausführen von Prozessorbefehlen. Die erste Befehlsausführungseinheit ist so konfiguriert, dass sie selektiv einen Teil von Ergebnissen, die von der ersten Befehlsausführungseinheit berechnet wurden, während des Ausführens eines Prozessorbefehls an die zweite Befehlsausführungseinheit überträgt, wenn die zweite Befehlsausführungseinheit nicht zum Ausführen des Prozessorbefehls verwendet wird und wenn der empfangene Prozessorbefehl ein Ergebnis mit einer Datenbreite erzeugt, die größer als die Breite des ersten Ergebnisbusses ist. Die zweite Befehlsausführungseinheit ist so konfiguriert, dass sie den Teil von Ergebnissen empfängt, die von der ersten Befehlsausführungseinheit berechnet wurden, und die empfangenen Ergebnisse auf den zweiten Ergebnisbus legt.

公开(公告)号：GB2528443A

公开(公告)日：2016-01-27

申请号：GB201412875

申请日：2014-07-21

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  MUELLER SILVIA MELITTA ,  CARLOUGH STEVEN R

IPC: G06F7/57 ,  G06F11/07

Abstract: Checking a correctness of computations of an arithmetic logic unit circuit 10, the arithmetic logic unit circuit 10 providing a computation result as a first number 12. The method comprises providing the computation result increased by a constant 16 by the arithmetic logic unit circuit 10 as a second number 14 and comparing a sum of the first number 12 and the constant 16 to the second number 14 then reporting an error 20 if the comparing operation does not indicate an equal result. Alternatively the first number may be summed with the negated second number 14 and the constant 16 and an error reported if the summing operation does not result to minus 1. The computation result and the computation result being increased by a constant may be calculated in parallel. The method allows the reuse of computed results to check for correctness of computations.

公开(公告)号：GB2519359A

公开(公告)日：2015-04-22

申请号：GB201318518

申请日：2013-10-21

Applicant: IBM

Inventor： LICHTENAU CEDRIC ,  KUENZER JENS ,  GLOEKLER TILMAN ,  KOENIG ANDREAS

IPC: G06F11/22 ,  G01R31/28 ,  G06F11/27 ,  G11C29/12

Abstract: Disclosed is an electronic circuit 10 with latch scan chains 12, the circuit has a built-in test structure 14, generation means 16 that simultaneously generates scan-in data for each of the scan chains, and interception means 18 that intercepts test lines 20 of the scan chains. The test lines having scan-in lines 22 and/or control lines 24. The interception means are responsive to the generation means in order to feed the generated scan-in data into each of the scan chains for initializing the electronic circuit. The test structure may input the scan-in data in parallel into the scan chains. The interception means may intercept the scan-in lines and the control lines, and the generation means may fetch pre-configured data from a memory for feeding into the scan-in lines. Also disclosed is a method of initialising the electronic circuit.