公开(公告)号：DE112021005954B4

公开(公告)日：2024-11-28

申请号：DE112021005954

申请日：2021-10-28

Applicant: IBM

Inventor： XIE RUILONG ,  WANG JUNLI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

IPC: H01L23/535 ,  H01L21/336 ,  H01L21/768 ,  H01L29/165 ,  H01L29/78

Abstract: Halbleiterstruktur (200), aufweisend:eine vergrabene Stromversorgungsschiene (130) unter einer unteren Source-Drain (116) eines vertikalen Transistors;eine dielektrische Doppelschicht (124, 128) unter der unteren Source-Drain, wobei die dielektrische Doppelschicht (124, 128) zwischen der vergrabenen Stromversorgungsschiene (130) und der unteren Source-Drain (116) angeordnet ist;eine Silicium-Germanium-Doppelschicht (104, 106) unter der unteren Source-Drain (116), wobei die Silicium-Germanium-Doppelschicht (104, 106) zu der vergrabenen Stromversorgungsschiene (130) benachbart ist; undeinen Vergrabene-Stromversorgungsschiene-Kontakt, wobei der Vergrabene-Stromversorgungsschiene-Kontakt die untere Source-Drain (116) mit der vergrabenen Stromversorgungsschiene (130) verbindet.

公开(公告)号：AU2021238958A1

公开(公告)日：2022-08-25

申请号：AU2021238958

申请日：2021-01-28

Applicant: IBM

Inventor： FROUGIER JULIEN ,  CHENG KANGGUO ,  XIE RUILONG ,  PARK CHANRO

IPC: H01S5/183 ,  H01S3/09

Abstract: A device and a method to produce an augmented-laser (ATLAS) comprising a bi-stable resistive system (BRS) integrated in series with a semiconductor laser. The laser exhibits reduction/inhibition of the Spontaneous Emission (SE) below lasing threshold by leveraging the abrupt resistance switch of the BRS. The laser system comprises a semiconductor laser and a BRS operating as a reversible switch. The BRS operates in a high resistive state in which a semiconductor laser is below a lasing threshold and emitting in a reduced spontaneous emission regime, and a low resistive state in which a semiconductor laser is above or equal to a lasing threshold and emitting in a stimulated emission regime. The BRS operating as a reversible switch is electrically connected in series across two independent chips or on a single wafer. The BRS is formed using insulator-to-metal transition (IMT) materials or is formed using threshold-switching selectors (TSS).

公开(公告)号：DE102021131415A1

公开(公告)日：2022-06-30

申请号：DE102021131415

申请日：2021-11-30

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/092

Abstract: Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit und die erhaltene Einheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Ersetzen des Opfermaterials durch eine Kontaktauskleidung einschließen. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel und einen zweiten Gate-Nanosheetstapel enthalten. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel und eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.

公开(公告)号：DE102021129057A1

公开(公告)日：2022-06-09

申请号：DE102021129057

申请日：2021-11-09

Applicant: IBM

Inventor： ANDO TAKASHI ,  REZNICEK ALEXANDER ,  HASHEMI POUYA ,  XIE RUILONG

IPC: H01L45/00 ,  G11C13/00

Abstract: Ein Kreuzschienen-ReRAM, das ein Substrat, eine Mehrzahl von ersten Säulen aufweist, die sich auf der oberen Oberfläche des Substrats parallel zueinander erstrecken, wobei jede der Mehrzahl der ersten Säulen einen Stapel aus einem resistiven Speicher mit wahlfreiem Zugriff (ReRAM-Stapel) aufweist, der aus einer Mehrzahl von Schichten besteht. Eine Mehrzahl von zweiten Säulen, die sich parallel zueinander erstrecken, und sich die Mehrzahl von zweiten Säulen senkrecht zu der Mehrzahl von ersten Säulen erstreckt, wobei sich die Mehrzahl von zweiten Säulen derart auf einer Oberseite der Mehrzahl von ersten Säulen befindet, dass die Mehrzahl von zweiten Säulen die Mehrzahl von ersten Säulen überkreuzt. Eine dielektrische Schicht, die den Zwischenraum zwischen der Mehrzahl von ersten Säulen und der Mehrzahl von zweiten Säulen ausfüllt, wobei sich die dielektrische Schicht in einem direkten Kontakt mit einer Seitenwand von jeder der Mehrzahl von Schichten des ReRAM-Stapels befindet.

公开(公告)号：DE112020000212T5

公开(公告)日：2021-08-19

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

公开(公告)号：DE102014219912B4

公开(公告)日：2021-03-11

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES US INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Verfahren zum Bilden einer FinFET-Vorrichtung (100) über einem Halbleitersubstrat, wobei das Verfahren umfasst ein:Durchführen von wenigstens einem Ätzprozess, um einen ersten Fin (106) und einen zweiten Fin (106) im Substrat festzulegen;Bilden einer Austauschgatestruktur (133) erhöhten Isolationsstabstruktur (111A) zwischen und seitlich beabstandet von dem ersten Fin (106) und dem zweiten Fin (106), wobei die erhöhte Isolationsstabstruktur (111A) eine obere Oberfläche (111S) auf einem Niveau aufweist, das ungefähr gleich oder größer ist als ein Niveau einer oberen Oberfläche (106S) des ersten Fins (106) unddes zweiten Fins (106), wobei die erhöhte Isolationsstabstruktur (111A) teilweise einen ersten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem ersten Fin (106) und einen zweiten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem zweiten Fin (106) festlegt; undBilden einer Austauschgatestruktur (133) um einen Bereich des ersten Fins (106) und des zweiten Fins (106) und um einen Bereich der erhöhten Isolationsstabstruktur (111A) herum, wobei wenigstens Bereiche der Austauschgatestruktur (133) in den ersten und zweiten Räumen (109X) angeordnet sind, und wobei eine Länge der erhöhten Isolationsstabstruktur (111A) in einer Stromtransportrichtung der FinFET-Vorrichtung (100) im wesentlichen gleich einer Breite der Austauschgatestruktur (133) in der Stromtransportrichtung ist.

公开(公告)号：SG10201405677QA

公开(公告)日：2015-05-28

申请号：SG10201405677Q

申请日：2014-09-12

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI

Abstract: A device includes first and second fins defined in a semiconductor substrate and a raised isolation post structure positioned between the first and second fins, wherein an upper surface of the raised isolation post structure is at a level that is approximately equal to or greater than a level corresponding to an upper surface of each of the first and second fins. A first space is defined by a sidewall of the first fin and a first sidewall of the raised isolation post structure, a second space is defined by a sidewall of the second fin and a second sidewall of the raised isolation post structure, and a gate structure is positioned around a portion of each of the first and second fins and around a portion of the raised isolation post structure, wherein at least portions of the gate structure are positioned in the first and second spaces.

公开(公告)号：DE112023003313T5

公开(公告)日：2025-05-15

申请号：DE112023003313

申请日：2023-07-31

Applicant: IBM

Inventor： PARK CHANRO ,  FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO

IPC: H10B63/00

Abstract: Es wird ein nicht-flüchtiger Speicher mit einer 3D-Kreuzpunktarchitektur und der doppelten Zellendichte bereitgestellt, bei welchem vertikal gestapelte Wortleitungen in einer Ebene (also parallel) mit dem Substrat verlaufen und Bitleitungen senkrecht zu den vertikal gestapelten Wortleitungen verlaufen. Die vertikal gestapelten Wortleitungen sind in einem strukturierten Dielektrikumsmaterialstapel angeordnet, welcher sich abwechselnde erste Dielektrikumsmaterialschichten und ausgesparte zweite Dielektrikumsmaterialschichten aufweist. Die ersten Dielektrikumsmaterialschichten trennen vertikal jeweilige Wortleitungen innerhalb jedes vertikalen Stapels von Wortleitungen und die ausgesparten zweiten Dielektrikumsmaterialschichten sind seitlich in Nachbarschaft zu den Wortleitungen angeordnet. Zwischen jeder Wortleitungs-Bitleitungs-Kombination ist eine dielektrische Schaltmaterialschicht angeordnet. Einige der Bitleitungen sind in dem Dielektrikumsmaterialstapel angeordnet und einige der Bitleitungen sind in einer Zwischenschichtdielektrikums-Materialschicht angeordnet.

公开(公告)号：DE112023002726T5

公开(公告)日：2025-04-17

申请号：DE112023002726

申请日：2023-08-07

Applicant: IBM

Inventor： XIE RUILONG ,  LANZILLO NICHOLAS ANTHONY ,  MOTOYAMA KOICHI ,  ANDERSON BRENT A ,  RIZZOLO MICHAEL ,  CLEVENGER LAWRENCE A

IPC: H10B61/00 ,  H01L23/522

Abstract: Es wird eine Rückseiten-Kontaktstruktur bereitgestellt, welche eine erste Elektrode (52) eines MRAM, die auf einer Rückseite eines Wafers vorhanden ist, direkt mit einer Source/Drain-Struktur (36) eines Transistors verbindet. Der Rückseitenkontakt ist zu der Source/Drain-Struktur (36) des Transistors sowie zu der ersten Elektrode (52) des MRAM selbstausgerichtet. Die enge Nähe zwischen dem MRAM und der Source/Drain-Struktur (36) erhöht die Geschwindigkeit der Einheit. Die MRAM-Ausbeute wird nicht beeinträchtigt, da kein Zurück-Sputtern von Rückseiten-Kontaktmetall auf den MRAM erfolgt.

公开(公告)号：DE112022001841B4

公开(公告)日：2025-03-06

申请号：DE112022001841

申请日：2022-03-29

Applicant: IBM

Inventor： CHENG KANGGUO ,  LIU ZUOGUANG ,  LI JUNTAO ,  XIE RUILONG

IPC: H10B63/10 ,  H10N70/20

Abstract: Phasenänderungsspeicher-Zelle, PCM-Zelle, die aufweist: eine erste Elektrode;ein Heizelement, das mit der ersten Elektrode elektrisch verbunden ist, wobei sichein PCM-Material in einem direkten Kontakt mit einem Ende des Heizelements befindet;das PCM-Material, das mit dem Heizelement elektrisch verbunden ist;eine zweite Elektrode, die mit dem PCM-Material elektrisch verbunden ist;einen ersten resistiven Überzug in einem direkten Kontakt mit und elektrisch verbunden miteiner Seitenwand des Heizelements und mit dem PCM-Material; undeinen elektrisch isolierenden Abstandshalter in einem direkten Kontakt mit der Seitenwand des Heizelements und mit einem Teilbereich des ersten resistiven Überzugs derart, dass sich der erste resistive Überzug nur an einem äußeren Ende des ersten resistiven Überzugs, das dem Heizelement gegenüberliegt, in einem direkten Kontakt mit dem PCM-Material befindet.