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    Integrierte Schaltung mit lateralem Feldeffekttransistor mit isoliertem Gate
    22.
    发明专利
    Integrierte Schaltung mit lateralem Feldeffekttransistor mit isoliertem Gate 未知

    公开(公告)号：DE102015107680B4

    公开(公告)日：2020-07-30

    申请号：DE102015107680

    申请日：2015-05-15

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ESMARK KAI ,  DIBRA DONALD ,  CAO YIQUN

    IPC: H01L23/60 ,  H01L27/02 ,  H01L27/088 ,  H01L29/78

    Abstract: Integrierte Schaltung, die aufweist:eine minimale laterale Abmessung (dm) einer Halbleiterwanne (102) an einer ersten Oberfläche (104) eines Halbleiterkörpers (106);einen ersten lateralen DMOSFET, der einen Lastpfad (110) aufweist, welcher mit einem Lastpin (112) elektrisch gekoppelt ist, wobei der erste laterale DMOSFET geeignet ist, einen Laststrom durch ein Lastelement (114), das elektrisch mit dem Lastpin (112) gekoppelt ist, zu steuern; und wobeieine minimale laterale Abmessung (d) eines Draingebiets (116) des ersten lateralen DMOSFET an der ersten Oberfläche (104) des Halbleiterkörpers (106) um mehr als 50 % größer ist als die minimale laterale Abmessung (dm); und zudem umfassendeinen zweiten lateralen DMOSFET (960, 1060, 1061), wobei eine minimale laterale Abmessung eines Draingebiets (d) des zweiten lateralen DMOSFET (960, 1060, 1061) an der ersten Oberfläche (104) des Halbleiterkörpers (106) die minimale laterale Abmessung (dm) ist.

    Halbleiter-Bauelement
    23.
    发明专利
    Halbleiter-Bauelement 未知

    公开(公告)号：DE102009013331B4

    公开(公告)日：2019-01-17

    申请号：DE102009013331

    申请日：2009-03-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DOMANSKI KRZYSZTOF ,  ESMARK KAI ,  RUSS CHRISTIAN DR

    IPC: H01L23/60 ,  H01L21/822 ,  H01L29/36 ,  H01L29/74

    Abstract: Halbleiterbauelement (100; 200), aufweisend:ein ESD-Bauelementgebiet, das innerhalb eines Halbleiterkörpers (102) angeordnet ist;mehrere erste Bauelementgebiete (110; 210) eines ersten Leitfähigkeitstyps, die auf einem zweiten Bauelementgebiet (108; 104) eines zweiten Leitfähigkeitstyps angeordnet sind, wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei das zweite Bauelementgebiet (108; 104) innerhalb des ESD-Bauelementgebiets angeordnet ist;mehrere dritte Bauelementgebiete (113; 213), die auf dem zweiten Bauelementgebiet angeordnet sind, wobei jedes dritte Bauelementgebiet (113; 213) jeweils zwei Subgebiete (112; 212) vom ersten Leitfähigkeitstyp und ein Subgebiet (114; 214) vom zweiten Leitfähigkeitstyp aufweist, wobei das Subgebiet (114; 214) vom zweiten Leitfähigkeitstyp zwischen den beiden Subgebieten (112; 212) vom ersten Leitfähigkeitstyp angeordnet ist, wobeidie mehreren ersten und dritten Bauelementgebiete (110, 113; 210, 213) so auf dem zweiten Bauelementgebiet (108; 104) verteilt sind, dass die dritten Bauelementgebiete (113; 213) nicht direkt beieinanderliegen;ein viertes Bauelementgebiet (104; 208) vom ersten Leitfähigkeitstyp bei dem zweiten Bauelementgebiet (108; 104), wobei das vierte Bauelementgebiet (104; 208) innerhalb des ESD-Bauelementgebiets angeordnet ist; undein fünftes Bauelementgebiet (106; 206) vom zweiten Leitfähigkeitstyp, das innerhalb des vierten Bauelementgebiets (104; 208) angeordnet ist,wobei die Subgebiete (112; 212) vom ersten Leitfähigkeitstyp, das zweite Bauelementgebiet (108; 104), das vierte Bauelementgebiet (108; 104) und das fünfte Bauelementgebiet (106; 206) ein erstes SCR-Element (SCR1) bilden,wobei die ersten Bauelementgebiete (110; 210), das zweite Bauelementgebiet (108; 104), das vierte Bauelementgebiet (104; 208) und das fünfte Bauelementgebiet (106; 206) ein zweites SCR-Element (SCR2) bilden.

    Halbleiter-ESD-Bauelement
    24.
    发明专利
    Halbleiter-ESD-Bauelement 未知

    公开(公告)号：DE102008064703B4

    公开(公告)日：2018-05-09

    申请号：DE102008064703

    申请日：2008-01-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHNEIDER JENS ,  RUSS CORNELIUS CHRISTIAN ,  ESMARK KAI ,  ALVAREZ DAVID

    IPC: H01L23/60

    Abstract: Ein ESD-Schutzbauelement umfasst eine SCR-Struktur, die eine p-Typ-Anodenregion, eine n-Typ-n-Basis-Region, die mit der Anodenregion gekoppelt ist, eine p-Typ-p-Basis-Region, die mit der n-Basis-Region gekoppelt ist, und eine n-Typ-Kathodenregion, die mit der p-Basis-Region gekoppelt ist, auf.- Die p-Basis-Region, die n-Basis-Region und die Kathodenregion bilden eine Vertikal-NPN-Struktur. Die Anodenregion ist mit einer Schaltung gekoppelt, die geschützt werden soll.

    28.
    发明专利
    未知

    公开(公告)号：DE102004009981A1

    公开(公告)日：2005-09-22

    申请号：DE102004009981

    申请日：2004-03-01

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STREIBL MARTIN ,  ESMARK KAI ,  RUSS CHRISTIAN ,  WENDEL MARTIN ,  GOSNER HARALD

    IPC: H01L23/60 ,  H02H9/00 ,  H02H9/02

    Abstract: An ESD protective circuit protects an input or output of a monolithically integrated circuit. The ESD protective circuit has at least one bipolar transistor structure and one ESD protective element between two supply networks. The emitter of the bipolar transistor structure is electrically connected to the input or output, while the base is electrically connected to one of the two supply networks. The collector produces a current signal, which is used for triggering of the ESD protective element, when an ESD load occurs at the input or output.

    29.
    发明专利
    未知

    公开(公告)号：DE10339924A1

    公开(公告)日：2005-04-07

    申请号：DE10339924

    申请日：2003-08-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STREIBL MARTIN ,  STADLER WOLFGANG ,  ESMARK KAI ,  GOSSNER HARALD

    IPC: G06F17/50 ,  H01L21/66 ,  H01L23/62

    Abstract: A program-controlled arrangement for the identification of ESD and/or latch-up weak points in the design or in the concept of an integrated circuit comprises a pre-processor, which processes first data about the description of the integrated circuit, second data about already ESD-characterized circuit parts of the integrated circuit, and third data which contain information about ESD test standards. A simulator device is connected downstream of the pre-processor which has a simulator which, by using the fourth and fifth data generated by the pre-processor, performs an ESD simulation of the integrated circuit, which has a monitoring controller for controlling the ESD simulation sequence in the simulator. An analysis device is connected downstream of the simulator device, which performs an evaluation of the sixth data generated in the simulator device with regard to their physical validity and meaningfulness, and marks the simulation runs having physically relevant ESD failure events.

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