公开(公告)号：JP2003133428A

公开(公告)日：2003-05-09

申请号：JP2002209383

申请日：2002-07-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ESMARK KAI ,  GOSSNER HARALD ,  RIESS PHILIPP ,  STADLER WOLFGANG ,  STREIBL MARTIN ,  WENDEL MARTIN

IPC: H01L27/04 ,  H01L21/822 ,  H01L23/60 ,  H01L29/74

Abstract: PROBLEM TO BE SOLVED: To provide a driving method for a semiconductor element which is integrated into a VLSI process readily. SOLUTION: The semiconductor has a substrate (1; 5), a conductive strip (10; 10a to d) which is arranged to the substrate (1; 5), and first and second electrical contacts (11, 12; 11a to d, 12a to d) which are connected to a polysilicon conductor strip (10; 10a to d) to form an electrical resistance between them. A semiconductor element is driven reversibly in a fixed current/voltage range. In the current/voltage range, a semiconductor element has a first differential resistance (Rdiff1 ) up to and including a current limit value (It ) corresponding to an upper voltage limit value (Vt ) and, at current values greater than the current limit value, it has a second differential resistance (Rdiff2 ) which is less than the first differential resistance (Rdiff1 ).

公开(公告)号：WO03052824A2

公开(公告)日：2003-06-26

申请号：PCT/DE0204599

申请日：2002-12-16

Applicant: INFINEON TECHNOLOGIES AG ,  BARGSTAEDT-FRANKE SILKE ,  ESMARK KAI ,  GOSSNER HARALD ,  RIESS PHILIPP ,  STADLER WOLFGANG ,  STREIBL MARTIN ,  WENDEL MARTIN

Inventor： BARGSTAEDT-FRANKE SILKE ,  ESMARK KAI ,  GOSSNER HARALD ,  RIESS PHILIPP ,  STADLER WOLFGANG ,  STREIBL MARTIN ,  WENDEL MARTIN

IPC: H01L23/544 ,  H01L23/60 ,  H01L27/00

CPC classification number: H01L22/34 ,  H01L23/60 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: The invention relates to a method for determining the ESD/latch-up resistance of an integrated circuit, said method comprising the following steps: an integrated circuit (1, 2) and a test structure (N3) are simultaneously produced by means of the same process steps; electrical parameters of the test structure (N3) are measured; characteristic values are derived from the measured parameter values, said characteristic values characterising an ESD or latch-up characteristic curve associated with the integrated circuit (1, 2); and it is checked whether the characteristic values are respectively contained in a pre-determined range associated with the same. The ranges are selected in such a way that a desired ESD/latch-up resistance is achieved when the characteristic values are respectively contained in their range.

Abstract translation: 一种用于确定集成电路的ESD /闭锁强度等，其包括以下步骤的方法：共享通过相同的工艺步骤制造集成电路（1,2）和一个测试结构（N3），在该测试结构（N3）的电气参数的测量， 从所测量的参数值，其中所述集成电路中的一个的特征值（1，2）与ESD相关联或表征闩锁的特性曲线导出特征值，并且检查所述参数是否内的分配给它们的预定范围内的每个，所述区域 被选择为使得如果特性各自在它们的范围内，则存在期望的ESD /闭锁强度。

公开(公告)号：DE102009000627B4

公开(公告)日：2014-12-11

申请号：DE102009000627

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FISCHER ARMIN ,  RIESS PHILIPP

IPC: H01L27/08 ,  H01L21/3205 ,  H01L21/82 ,  H01L29/92

Abstract: Kondensator (11), umfassend: eine erste Elektrode (150); eine zweite Elektrode (160); und einen zwischen der ersten Elektrode (150) und der zweiten Elektrode (160) angeordneten dielektrischen Schichtstapel (110, 120), wobei der dielektrische Schichtstapel (110, 120) eine erste dielektrische Schicht (110) und eine zweite dielektrische Schicht (120) umfasst, wobei die erste dielektrische Schicht (110) aus einem ersten Material besteht und wobei die zweite dielektrische Schicht (120) aus einem zweiten Material besteht, wobei in der ersten dielektrischen Schicht (110) Metallleitungen und eine Durchkontaktierungsebene angeordnet sind, und wobei in der zweiten dielektrischen Schicht (120) Metallleitungen und eine Durchkontaktierungsebene angeordnet sind, und wobei der Kondensator (11) in mehreren Metallebenen (M1, M2) einer Halbleiterkomponente (10) angeordnet ist, wobei die erste (110) und die zweite dielektrische Schicht (120) Materialien mit entgegengesetztem Temperatur-Koeffizienten der Kapazität (TCC) oder Spannungs-Koeffizienten der Kapazität (VCC) umfassen.

公开(公告)号：DE102005028919A8

公开(公告)日：2007-05-31

申请号：DE102005028919

申请日：2005-06-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RIESS PHILIPP ,  WENDEL MARTIN ,  FEICK HENNING

IPC: H01L23/60 ,  H01L29/78

Abstract: An electronic component comprises: a doped substrate; at least one connection region formed in the doped substrate; at least one additional doped region formed in the doped substrate at least below the at least one connection region, where the at least one doped region is formed as an electrostatic discharges (ESD) region for protection against electrostatically generated discharges; at least one well region formed in the doped substrate, where the well region is formed in such a way that the well region doping is blocked at least below the at least one doped region. An independent claim is included for producing the electronic component involving: doping the substrate with doping atoms to form forming at least one connection region of the electronic component in the substrate; doping the substrate with doping atoms to form at least one doped region in the substrate located at least below the at least one connection region; and doping the substrate with doping atoms to form at least one well region in the substrate, where the well region doping is blocked at least below the at least one doped region in such a way that the doping intensity in each region blocked from the well region doping corresponds to the doping intensity of the substrate or remains unchanged until the end of the production of the electronic component.

公开(公告)号：DE102009000625B4

公开(公告)日：2018-03-29

申请号：DE102009000625

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  WENDT HERMANN

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3205 ,  H01L23/52

Abstract: Verfahren zur Herstellung einer Halbleiterkomponente, mit den folgenden Schritten: Abscheiden einer isolierenden Schicht (40) über einer Metallebene (20); Abscheiden einer Hartmaskenschicht (50) über der isolierenden Schicht (40); Abscheiden einer Opfermaterialschicht (60) über der Hartmaskenschicht (50); Bilden von Gräben (75; 76) für Metallleitungen in der isolierenden Schicht (40) durch Strukturieren der Opfermaterialschicht (60), der Hartmaskenschicht (50) und der isolierenden Schicht (40); Abscheiden eines Dummy-Füllmaterials (105) in die Metallleitungsgräben, wobei das Dummy-Füllmaterial eine Überfüllungsschicht über der Oberfläche der Opfermaterialschicht (60) bildet; Verwenden einer Durchkontaktierungsmaske (140), um einen Teil einer oberen Oberfläche des Dummy-Füllmaterials (105) freizulegen; Bilden von Durchkontaktierungsöffnungen (77) durch Entfernen des freigelegten Teils des Dummy-Füllmaterials (105) und der darunterliegenden isolierenden Schicht (40), wobei die Opfermaterialschicht (60) die darunterliegende Hartmaskenschicht (50) schützt; Entfernen des Dummy-Füllmaterials (105) aus den Metallleitungsgräben (76); und Füllen der Durchkontaktierungsöffnungen (77) und der Metallleitungsgräben (76) mit einem leitfähigen Material (160) zum Ausbilden von Durchkontaktierungen (151) und Metallleitungen (158, 159), wobei eine obere Oberfläche der Durchkontaktierungen (151) und eine untere Oberfläche der Metallleitungen (158, 159) dieselbe Breite aufweisen.

公开(公告)号：DE102008054320B4

公开(公告)日：2015-03-05

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L21/822 ,  H01L27/08

Abstract: Verfahren zum Herstellen eines Kondensators (360), wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Platte (310a) und einer zweiten Platte (310b) über einem Werkstück; und Ausbilden eines Kondensatordielektrikums (324a, 324b, 324c) zwischen der ersten Platte (310a) und der zweiten Platte (310b), wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) jeweils folgendes aufweisen: Bilden mehrerer erster in horizontaler Richtung verlaufender paralleler leitender Elemente (312); Ausbilden mehrerer zweiter in horizontaler Richtung verlaufender paralleler leitender Elemente (314) über den mehreren ersten parallelen leitenden Elementen (312); Koppeln eines ersten Basiselements (316) an ein Ende mindestens einiger der mehreren ersten parallelen leitenden Elemente (312); Koppeln eines zweiten Basiselements (318) an ein Ende von mindestens einigen der mehreren zweiten parallelen leitenden Elemente (314); und Ausbilden mindestens eines verbindenden Elements (320) zwischen den mehreren ersten parallelen leitenden Elementen (312) und den mehreren zweiten parallelen leitenden Elementen (314), wobei das Ausbilden des mindestens einen verbindenden Elements (320) das Ausbilden mindestens eines in horizontaler Richtung länglichen Vias (322) aufweist und wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) das Verschachteln der mehreren ersten parallelen leitenden Elemente (312) der ersten Platte (310a) mit den mehreren ersten parallelen leitenden Elementen (312) der zweiten Platte (310b) und das Verschachteln der mehreren zweiten parallelen leitenden Elemente (314) der ersten Platte (310a) mit den mehreren zweiten parallelen leitenden Elementen (314) der zweiten Platte (310b) aufweist, wobei die mehreren ersten parallelen leitenden Elemente (312) und die ersten Basiselemente (316) in einem ersten Isoliermaterial (324a) ausgebildet werden, wobei das Ausbilden der verbindenden Elemente (320) und der zweiten parallelen leitenden Elemente (314) das Ausbilden eines zweiten Isoliermaterials (324b, 324c) mit einem unteren Abschnitt und einem oberen Abschnitt über dem ersten Isoliermaterial ...

公开(公告)号：DE102012103024A1

公开(公告)日：2012-10-11

申请号：DE102012103024

申请日：2012-04-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RIESS PHILIPP ,  SIPRAK DOMAGOJ

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/329 ,  H01L21/336 ,  H01L23/58 ,  H01L29/872 ,  H01L29/93

Abstract: Bei einer Ausführungsform enthält ein Halbleiterbauelement (100) ein erstes dotiertes Gebiet (21), das in einem ersten Gebiet eines Substrats (10) angeordnet ist. Eine erste Metallelektrode (150), die einen ersten Abschnitt einer Metallschicht aufweist, ist über dem ersten dotierten Gebiet (21) angeordnet und kontaktiert es. Ein zweites dotiertes Gebiet (20) ist in einem zweiten Gebiet des Substrats (10) angeordnet. Eine Dielektrikumsschicht (120) ist auf dem zweiten dotierten Gebiet (20) angeordnet. Eine zweite Metallelektrode (230), die einen zweiten Abschnitt der Metallschicht aufweist, ist über der Dielektrikumsschicht (120) angeordnet. Die zweite Metallelektrode (230) ist kapazitiv an das zweite dotierte Gebiet (20) gekoppelt.

公开(公告)号：DE102005046734B4

公开(公告)日：2011-06-16

申请号：DE102005046734

申请日：2005-09-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  RIESS PHILIPP

IPC: H01L27/08

公开(公告)号：DE102010017056A1

公开(公告)日：2011-01-05

申请号：DE102010017056

申请日：2010-05-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RIESS PHILIPP

IPC: H01L23/52 ,  H01L27/08 ,  H01L29/92

公开(公告)号：DE102005046734A1

公开(公告)日：2007-04-05

申请号：DE102005046734

申请日：2005-09-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUMGARTNER PETER ,  RIESS PHILIPP

IPC: H01L27/08

Abstract: Semiconductor component having an integrated capacitive structure (K) comprises at least two groups of electrically conductive planes with at least one plane in each group comprising stripe elements having two sets of opposite polarity (SE11,SE21) and that are at least partly mutually indented with elements of the same polarity covering one another. Elements of the same polarity in different groups are electrically connected by vertical connections (vias) and element of the same polarity of the second group are interconnected through lateral conductive elements (V).