公开(公告)号：DE102008047465A1

公开(公告)日：2010-03-25

申请号：DE102008047465

申请日：2008-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF

IPC: H01L23/10 ,  H01L21/60 ,  H01L23/34 ,  H01L23/50

Abstract: The module has a lead frame with connection elements (2) e.g. plug contacts, contacting a semiconductor chip i.e. power semiconductor chip, and a module housing (1) that is made from plastic compound. The housing has two parallel main surfaces (1.1) and side surfaces (1.3), and surrounds the semiconductor chip. The connection elements project from the module housing and passes out from the module housing at one of the main surfaces at a distance (y) from one of the side surfaces so that the connection elements are partially not surrounded by the plastic compound of the housing. An independent claim is also included for a method for manufacturing a semiconductor module.

公开(公告)号：DE102015210587B4

公开(公告)日：2020-10-29

申请号：DE102015210587

申请日：2015-06-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF

IPC: H01L25/07 ,  H01L23/14 ,  H01L23/34 ,  H01L23/48

Abstract: Halbleitermodul, das aufweist:einen ersten Halbleiterschalter (1) und einen zweiten Halbleiterschalter (2), von denen jeder einen ersten Lastanschluss (11, 21) und einen zweiten Lastanschluss (12, 22) aufweist, zwischen denen eine Laststrecke ausgebildet ist, wobei die Laststrecke des ersten Halbleiterschalters (1) und die Laststrecke des zweiten Halbleiterschalters (2) zwischen einem ersten Schaltungsknoten (71') und einem zweiten Schaltungsknoten (72') elektrisch in Reihe geschaltet sind;eine Schaltungsträgeranordnung (3), die aufweist:einen dielektrischen ersten Isolationsträgerabschnitt (301) mit einer ersten Oberseite (301t) und einer dieser entgegengesetzten ersten Unterseite (301b);einen dielektrischen zweiten Isolationsträgerabschnitt (302) mit einer zweiten Oberseite (302t) und einer dieser entgegengesetzten zweiten Unterseite (302b);eine erste obere Metallisierungsschicht (311), die auf die erste Oberseite (301t) aufgebracht ist;eine zweite obere Metallisierungsschicht (312) und eine dritte obere Metallisierungsschicht (313), die auf die zweite Oberseite (302t) aufgebracht sind;eine erste untere Metallisierungsschicht (321), die auf die erste Unterseite (301b) aufgebracht ist;eine zweite untere Metallisierungsschicht (322), die auf die zweite Unterseite (302b) aufgebracht ist; undeine nicht-keramische, dielektrische Isolationsschicht (4), die auf die erste untere Metallisierungsschicht (321) und auf die zweite untere Metallisierungsschicht (322) aufgebracht ist und die eine der ersten unteren Metallisierungsschicht (321) und der zweiten unteren Metallisierungsschicht (322) abgewandte Unterseite (4b) aufweist, die eine Wärmeableitkontaktfläche des Halbleitermoduls (100) bildet.

公开(公告)号：DE102013219783B4

公开(公告)日：2020-04-16

申请号：DE102013219783

申请日：2013-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF ,  BOENIG GUIDO

IPC: H01L23/29 ,  H01L23/49 ,  H01L25/18 ,  H05K5/06

Abstract: Halbleitermodul mit einem Träger (2), wenigstens einem auf dem Träger (2) montierten Halbleiterchip (1), einem Bonddraht (4), einem Modulgehäuse (7), sowie einem ersten Schallabsorber (8), wobei das Modulgehäuse (7) eine Gehäuseseitenwand (71) aufweist; der Bonddraht (4) in dem Modulgehäuse (7) angeordnet ist; und zumindest ein Abschnitt des ersten Schallabsorbers (8) zwischen dem Halbleiterchip (1) und der Gehäuseseitenwand (71) angeordnet ist; bei dem Sand (6) in dem Modulgehäuse (7) angeordnet ist; der erste Schallabsorber (8) einen mit Gas gefüllten Zwischenraum (81) oder mehrere mit Gas gefüllte Zwischenräume (81) aufweist und zusammen mit sämtlichen mit Gas gefüllten Zwischenräumen (81) einen ersten Raumbereich einnimmt, der ein erstes Volumen (V1) aufweist; der Sand (6) einschließlich darin befindlicher, mit Gas gefüllter Lücken einen zweiten Raumbereich einnimmt, der ein zweites Volumen (V2) aufweist; das Verhältnis (V2 ÷ V1) zwischen dem zweiten Volumen (V2) und dem ersten Volumen (V1) im Bereich von 1 bis 10 liegt.

公开(公告)号：DE102016106137A1

公开(公告)日：2017-10-05

申请号：DE102016106137

申请日：2016-04-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  DÖPKE HOLGER ,  HOHLFELD OLAF ,  JUERSS MICHAEL

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/28 ,  H01L23/48 ,  H01L23/538 ,  H01L25/07

Abstract: Das Verfahren umfasst das Bereitstellen eines Trägers, das Anordnen mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf einer Hauptseite umfasst, das Aufbringen eines Kontaktelements auf dem Kontaktpad, das Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement, und das Aufbringen eines Kapselungsmaterials auf der dielektrischen Schicht.

公开(公告)号：DE102014115909B4

公开(公告)日：2017-06-01

申请号：DE102014115909

申请日：2014-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF ,  HÖGERL JÜRGEN

IPC: H01L23/48 ,  H01L21/60 ,  H01L25/07

Abstract: Press-Pack-Zelle mit einer elektrisch leitenden oberen Kontaktplatte (41) und einer elektrisch leitenden unteren Kontaktplatte (42), sowie mit einem Chipverbund und einer elektrischen Anschlussleitung (811), wobei der Chipverbund Folgendes aufweist: eine Anzahl von Halbleiterchips (1), von denen ein jeder aufweist: – einen Halbleiterkörper (10) mit einer Unterseite (10b), sowie mit einer Oberseite (10t), die in einer vertikalen Richtung (v) von der Unterseite (10b) beabstandet ist; – eine auf der Oberseite (10t) angeordnete obere Hauptelektrode (11); – eine auf der Unterseite (10b) angeordnete untere Hauptelektrode (12); – eine Steuerelektrode (13), mittels der ein elektrischer Strom zwischen der oberen Hauptelektrode (11) und der unteren Hauptelektrode (12) gesteuert werden kann; eine dielektrische Einbettmasse (4), durch die die Halbleiterchips (1) stoffschlüssig zu einem festen Verbund miteinander verbunden sind; einen gemeinsamen Steueranschluss (701), der über eine Steuerelektrodenverschaltungsstruktur (70) mit jeder der Steuerelektroden (13) elektrisch leitend verbunden ist; und einen gemeinsamen Referenzpotentialanschluss (801), der über eine Hauptelektrodenverschaltungsstruktur (80) mit jeder der oberen Hauptelektroden (11) elektrisch leitend verbunden ist, wobei für jeden der Halbleiterchips (1) ein eigenes, elektrisch leitendes oberes Ausgleichsplättchen (21) vorhanden ist, das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und stoffschlüssig sowie elektrisch leitend mit der oberen Hauptelektrode (11) verbunden ist; wobei der Chipverbund derart zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet ist, dass sich die ersten Hauptelektroden (11) an der der oberen Kontaktplatte (41) zugewandten Seite des jeweiligen Halbleiterchips (1) befinden, und die zweiten Hauptelektroden (12) an der der unteren Kontaktplatte (42) zugewandten Seite des jeweiligen Halbleiterchips (1); und wobei die elektrische Anschlussleitung (811) von der Außenseite der Press-Pack-Zelle her zugänglich ist und so elektrisch kontaktiert werden kann und sie elektrisch leitend mit dem Referenzpotentialanschluss (801) verbunden ist, wobei zwischen der Anschlussleitung (811) und einer jeden der ersten Hauptelektroden (11) eine elektrisch leitende Verbindung besteht, die nicht über die obere Kontaktplatte (41) führt.

公开(公告)号：DE102015118633A1

公开(公告)日：2016-05-04

申请号：DE102015118633

申请日：2015-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF ,  BEER GOTTFRIED ,  HOEGERL JUERGEN ,  HOIER MAGDALENA

IPC: H01L23/538 ,  H01L21/50 ,  H01L23/10 ,  H01L25/07

Abstract: Ein Leistungshalbleitermodul umfassend ein Direct Copper Bonded (DCB) Substrat, umfassend ein Keramiksubstrat, eine erste an die erste Hauptoberfläche des Keramiksubstrats gebondete Kupfermetallisierung und eine zweite an die zweite Hauptoberfläche des Keramiksubstrats gegenüber der ersten Hauptoberfläche gebondete Kupfermetallisierung; Das Leistungshalbleitermodul umfasst weiterhin einen mit der ersten Kupfermetallisierung verbundenen Leistungshalbleiterchip, ein mit der ersten Kupfermetallisierung verbundenes passives Bauelement, eine erste Isolationsschicht, welche den Leistungshalbleiterchip und ein passives Bauelement einkapselt, eine erste strukturierte Metallisierungsschicht auf der ersten Isolationsschicht und eine erste Mehrzahl elektrischer Leiterbohrungen, die sich durch die erste Isolationsschicht aus der ersten Metallisierungsschicht zum Leistungshalbleiterchip und dem passiven Bauelement erstrecken. Ein integriertes Leistungsmodul und ein Verfahren zur Herstellung des integrierten Leistungsmoduls werden ebenfalls bereitgestellt.

公开(公告)号：DE102014115909A1

公开(公告)日：2016-05-04

申请号：DE102014115909

申请日：2014-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF ,  HÖGERL JÜRGEN

IPC: H01L23/48 ,  H01L21/60 ,  H01L25/07

Abstract: Ein Aspekt der Erfindung betrifft einen Chipverbund. Dieser weist eine Anzahl von Halbleiterchips (1) auf, von denen ein jeder einen Halbleiterkörper (10) mit einer Unterseite (10b) besitzt, sowie eine Oberseite (10t), die in einer vertikalen Richtung (v) von der Unterseite (10b) beabstandet ist. Auf der Oberseite (10t) ist eine obere Hauptelektrode (11) angeordnet und auf der Unterseite (10b) eine untere Hauptelektrode (12). Außerdem besitzt ein jeder der Halbleiterchips (1) eine Steuerelektrode (13), mittels der ein elektrischer Strom zwischen der oberen Hauptelektrode (11) und der unteren Hauptelektrode (12) gesteuert werden kann. Die Halbleiterchips (1) sind durch eine dielektrische Einbettmasse (4) zu einem festen Verbund miteinander verbunden. Der Chipverbund weist außerdem einem gemeinsamen Steueranschluss (701) auf, sowie einen gemeinsamen Referenzpotentialanschluss (801). Der gemeinsame Steueranschluss (701) ist über eine Steuerelektrodenverschaltungsstruktur (70) mit jeder der Steuerelektroden (13) elektrisch leitend verbunden, und der gemeinsame Referenzpotentialanschluss (801) ist über eine Hauptelektrodenverschaltungsstruktur (80) mit jeder der ersten Hauptelektroden (11) elektrisch leitend verbunden. Außerdem ist für jeden der Halbleiterchips (1) ein eigenes, elektrisch leitendes oberes Ausgleichsplättchen (21) vorhanden, das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und stoffschlüssig sowie elektrisch leitend mit der oberen Hauptelektrode (11) verbunden ist.

公开(公告)号：DE102011080299B4

公开(公告)日：2016-02-11

申请号：DE102011080299

申请日：2011-08-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LENNIGER ANDREAS ,  HOHLFELD OLAF ,  KÜHLE ELMAR

IPC: H01L23/14 ,  C04B41/88 ,  C04B41/90 ,  C22C1/08 ,  H01L21/48 ,  H01L21/58 ,  H01L23/373 ,  H05K1/05 ,  H05K7/20

Abstract: Verfahren, mit dem ein Schaltungsträger (100) hergestellt wird, der eine Unterseite (100b) aufweist, eine in einer vertikalen Richtung (v) von der Unterseite beabstandete Oberseite (100t), einen Keramikkörper (1) aus einem Keramikmaterial, der eine Vielzahl von Zwischenräumen (3) aufweist, in denen sich kein Keramikmaterial des Keramikkörpers (1) befindet; sowie ein festes Füllmetall (2); wobei die Gesamtheit der Zwischenräume (3) teilweise, aber nicht vollständig mit dem Füllmetall (2) verfüllt ist, wobei der Keramikkörper (1) ein Gesamtvolumen aufweist, das durch die Summe der Volumina des Keramikmaterials und der Zwischenräume (3) gegeben ist, wobei das Volumen des in den Zwischenräumen (3) befindlichen Füllmetalls (2) mindestens 10% und höchstens 90% vom Gesamtvolumen des Keramikkörpers (1) beträgt; und wobei das Verfahren folgende Schritte umfasst: Bereitstellen eines porösen, aus einem Keramikmaterial bestehenden Keramikkörpers (1), der eine Oberseite (1t), eine der Oberseite (1t) abgewandte Unterseite (1b), sowie eine Vielzahl von Poren (3) aufweist; Einbringen eines flüssigen Füllmetalls (2) in einen Teil der Poren (3) über die Unterseite (1b), ohne dabei sämtliche im Volumenbereich des Keramikmaterials befindlichen Poren (3) mit dem Füllmetall (2) zu verfüllen; nachfolgendes Abkühlen des Füllmetalls (2) bis zu dessen vollständiger Verfestigung; Anordnen eines Dielektrikums (4) in sämtlichen oder einem Teil der nicht mit dem Füllmetall (2) gefüllten Poren (3), sowie die Schrittfolge (a) oder (b): Schrittfolge (a): (a1) Bereitstellen eines flüssigen Dielektrikums (4); (a2) Vollständiges oder teilweises Verfüllen der nicht mit dem Füllmetall (2) gefüllten Poren (3) mit dem flüssigen Dielektrikum (4) über die Oberseite (1t) des Keramikkörpers (1); und ...

公开(公告)号：DE102014105000A1

公开(公告)日：2015-10-08

申请号：DE102014105000

申请日：2014-04-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF ,  UHLEMANN ANDRE

IPC: H01L23/14 ,  C23C24/04 ,  C25D7/00 ,  C25D11/02 ,  H01L21/58 ,  H01L21/60 ,  H01L23/36 ,  H01L23/48 ,  H05K1/05 ,  H05K3/44

Abstract: Ein Aspekt der Erfindung betrifft ein Verfahren zur Herstellung eines Schaltungsträgers (100). Hierzu wird zunächst ein Träger (1) mit einer metallischen Oberfläche (1t) bereitgestellt. An dieser metallischen Oberfläche (1t) wird eine dielektrischen Schicht (2) durch Oxidation des Trägers (1) erzeugt. Auf der dem Träger (1) abgewandten Seite der dielektrischen Schicht (2) wird eine Metallisierungsschicht (3) erzeugt, die eine erste Teilschicht (31) und eine zweite Teilschicht (32) aufweist, indem auf der dem Träger (1) abgewandten Seite der dielektrischen Schicht (2) die erste Teilschicht (31) erzeugt und nachfolgend auf der der dem Träger (1) abgewandten Seite der ersten Teilschicht (31) die zweite Teilschicht (32) erzeugt wird.

公开(公告)号：DE102014104718B3

公开(公告)日：2015-08-20

申请号：DE102014104718

申请日：2014-04-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOHLFELD OLAF

IPC: H01L25/07 ,  H01L23/04 ,  H01L23/48

Abstract: Eine Halbleiterbaugruppe (100) weist einen Rahmen (50) mit mindestens einer Öffnung (55) auf, eine gleiche Anzahl elektrisch leitender erster Kontaktplatten (31), sowie eine gleiche einer Anzahl von Chiparrays (20). Ein jedes der Chiparrrays (20) besitzt eine Anzahl N10 ≥ 2 Halbleiterchips (10), die durch eine Einbettmasse (7) zu einem festen Verbund stoffschlüssig miteinander verbunden sind. Ein jeder der Halbleiterchips (10) weist außerdem einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12) auf, die an einander entgegengesetzten Seiten des betreffenden Halbleiterchips (10) angeordnet sind. In jede der Öffnungen (55) ist eines der Chiparrays (20) eingesetzt. Eine jede der ersten Kontaktplatten (31) ist derart oberhalb eines der Chiparrays (20) angeordnet, dass sich bei einem jeden der Halbleiterchips (10) dieses Chiparrays (20) der erste Lastanschluss (11) an der der ersten Kontaktplatte (31) zugewandten Seite und der zweite Lastanschluss (12) an der der ersten Kontaktplatte (31) abgewandten Seite dieses Halbleiterchips (10) befindet.