公开(公告)号：DE112013005620T5

公开(公告)日：2015-08-27

申请号：DE112013005620

申请日：2013-12-05

Applicant: INTEL CORP

Inventor： ALEKSOV ALEKSANDAR ,  YOUNG IAN A ,  MAHAJAN RAVINDRANATH V ,  AGRAHARAM SAIRAM ,  JOHNSON JOHN C ,  MALLIK DEBENDRA ,  GUZEK JOHN S

IPC: H05K1/02

Abstract: Ein flexibles Computergewebe und ein Verfahren zum Bilden desselben. Das flexible Computergewebe enthält ein elektronisches Substrat, das einen oder mehrere Kanäle enthält und wenigstens zwei Enden enthält. Wenigstens ein Computerelement ist zwischen den beiden Enden an dem elektronischen Substrat angebracht, und wenigstens ein Funktionselement ist zwischen den beiden Enden an dem elektronischen Substrat angebracht. Die Kanäle bilden eine Verbindung zwischen den Elementen. Außerdem ist das elektronische Substrat flexibel und weist einen Biegemodul im Bereich von 0,1 GPa bis 30 GPa auf.

公开(公告)号：DE112005003862A5

公开(公告)日：2014-09-18

申请号：DE112005003862

申请日：2005-07-29

Applicant: INTEL CORP

Inventor： SUH DAEWOONG ,  MALLIK DEBENDRA

IPC: H01L21/56 ,  H01L23/31

公开(公告)号：HK1109678A1

公开(公告)日：2008-06-13

申请号：HK08100138

申请日：2008-01-07

Applicant: INTEL CORP

Inventor： SUH DAEWOONG ,  MALLIK DEBENDRA

IPC: H01L20060101

Abstract: Methods and apparatuses to provide a stacked-die device comprised of stacked sub-packages. For one embodiment of the invention, each sub-package has interconnections formed on the die-side of the substrate for interconnecting to another sub-package. The dies and associated wires are protected by an encapsulant leaving an upper portion of each interconnection exposed. For one embodiment of the invention the encapsulant is a stencil-printable encapsulant and the upper portion of the interconnection is exposed by use of a patterned stencil during application of the encapsulant.

公开(公告)号：MY119410A

公开(公告)日：2005-05-31

申请号：MYPI9600570

申请日：1996-02-14

Applicant: INTEL CORP

Inventor： SETH ASHOK ,  MALLIK DEBENDRA ,  BANERJEE KOUSHIK

IPC: H05K7/20 ,  H01L23/12 ,  H01L23/13 ,  H01L23/14 ,  H01L23/36 ,  H01L23/498 ,  H01L23/64 ,  H01L25/00 ,  H05K1/02 ,  H05K1/11

Abstract: AN INTEGRATED CIRCUIT PACKAGE WHICH HAS INTERNAL BONDING PADS THAT ARE LOCATED ON BONDING SHELVES AND COUPLED TO INTERNAL CONDUCTIVE POWER/GORUND PLANES BY CONDUCTIVE STRIPS THAT EXTEND ALONG THE EDGES OF THE SHELVES. THE EDGE STRIPS ELIMINATE THE NEED FOR CONVENTIONAL VIAS TO COUPLE THE BONDING PADS TO THE PLANES AND THUS REDUCE THE COST AND SIZE OF THE PACKAGE AND IMPROVE ELECTRICAL PERFORMANCE(LESS INDUCTIVE, LESS RESISTANCE PATH). THE BONDING PADS ARE COUPLED TO AN INTEGRATED CIRCUIT THAT IS MOUNTED TO A HEAT SLUG ATTACHED TO A TOP SURFACE OF THE PACKAGE. THE HEAT SLUG CAN FUNCTION AS BOTH A GROUND PATH AND A THERMAL SINK FOR THE INTEGRATED CIRCUIT. THE PACKAGE MAY HAVE CAPACITORS COUPLED TO THE INTERNAL ROUTING OF THE PACKAGE TO REDUCE THE ELECTRICAL NOISE OF THE SIGNALS PROVIDED TO THE INTEGRATED CIRCUIT. ADDITIONALLY, THE PACKAGE MAY HAVE MULTIPLE POWER PLANES DEDICATED TO DIFFERENT VOLTAGE LEVELS. THE BONDING PADS AND CONDUCTIVE PLANES ARE COUPLED TO LANDING PADS LOCATED ON A BOTTOM SURFACE OF THE PACKAGE. ATTACHED TO THE LANDING PADS ARE SOLDER BALLS WHICH CAN BE SOLDERED TO AN EXTERNAL PRINTED CIRCUIT BOARD.

公开(公告)号：DE112011105992B4

公开(公告)日：2022-06-15

申请号：DE112011105992

申请日：2011-12-22

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  SANKMAN ROBERT L

IPC: H01L25/16 ,  H01L23/12 ,  H01L23/48

Abstract: Halbleiterpaket, umfassend:ein Substrat (202);eine untere Halbleiter-Chiplage (204), die eine erste aktive Seite (206) mit einer Fläche undeine zweite Seite aufweist, wobei die untere Halbleiter-Chiplage (204) über dem Substrat (202) und von dem Substrat (202) beabstandet angeordnet ist, wobei die aktive Seite (206) distal vom Substrat (202) angeordnet ist; undeine obere Halbleiter-Chiplage (208), die eine aktive Seite (210) mit einer Fläche aufweist,die größer ist als die Fläche der unteren Halbleiter-Chiplage (204), wobei die obere Halbleiter-Chiplage (208) mit dem Substrat (202) mit der aktiven Seite (210) unmittelbar am Substrat (202) gekoppelt ist, und wobei die aktive Seite (206) der unteren Halbleiter-Chiplage (204) der aktiven Seite (210) der oberen Halbleiter-Chiplage (208) gegenübersteht und leitend damit gekoppelt ist, und wobei die obere Halbleiter-Chiplage (208) mit dem Substrat (202) durch Kopplungsstrukturen leitend gekoppelt ist, welche die zweite Seite der unteren Halbleiter-Chiplage umgehen; undeine Formschicht (216), welche die Kopplungsstrukturen und die untere Halbleiter-Chiplage (204) umgibt, wobei die Formschicht (216) mit der zweiten Seite der unteren Halbleiter-Chiplage (204) und den Kopplungsstrukturen koplanar ist,wobei die Kopplungsstrukturen eine Vielzahl von Kontakthügeln (220) leitend umfassen, die sich von der aktiven Seite (210) der oberen Halbleiter-Chiplage (208) zu einer Ebene zwischen der ersten aktiven Seite (206) und der zweiten Seite der unteren Halbleiter-Chiplage (204) erstrecken, und die eine erste Vielzahl von Lötkugeln (222) umfassen, die von der Formschicht (216) umgeben sind und die mit einer zweiten Vielzahl an Lötkugeln (214) verbunden sind, die mit dem Substrat (202) verbunden sind.

公开(公告)号：DE102020133565A1

公开(公告)日：2021-09-30

申请号：DE102020133565

申请日：2020-12-15

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  VISWANATH RAM ,  BOZORG-GRAYELI ELAH ,  CHANG JE-YOUNG ,  AL MOHAMMAD AHMAD

IPC: H01L23/36 ,  G06F1/20 ,  H01L23/498 ,  H01L23/50 ,  H01L25/065

Abstract: Es können thermische Wärmespreizer und/oder ein IC-Die mit lötbaren thermischen Strukturen mit thermischen Lotanordnungszwischenverbindungen aneinander montiert werden. Ein thermischer Wärmespreizer kann ein nicht metallisches Material und eine oder mehrere metallisierte Oberflächen, geeignet zum Bonden an eine als ein thermisches Schnittstellenmaterial zwischen dem Wärmespreizer und einem IC-Die verwendete Lötlegierung, aufweisen. Ein IC-Die kann eine metallisierte Rückseitenfläche aufweisen, die ähnlich zum Bonden an eine eine Lötlegierung umfassende thermische Zwischenverbindung geeignet ist. Eine Metallisierung auf dem IC-Die und/oder Wärmespreizer kann mehrere lötbare Strukturen umfassen. Ein Mehrchipgehäuse kann mehrere IC-Dies mit verschiedenen Die-Dicken aufweisen, denen durch eine Änderung der z-Höhen-Dicke der thermischen Zwischenverbindungen und/oder der lötbaren Strukturen des IC-Dies oder Wärmespreizers Rechnung getragen wird.

公开(公告)号：SG10202004327QA

公开(公告)日：2021-01-28

申请号：SG10202004327Q

申请日：2020-05-11

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  MAHAJAN RAVINDRANATH ,  SANKMAN ROBERT ,  LIFF SHAWNA ,  PIETAMBARAN SRINIVAS ,  PENMECHA BHARAT

Abstract: Embodiments disclosed herein include electronic packages and methods of fabricating electronic packages. In an embodiment, an electronic package comprises an interposer, where a cavity passes through the interposer, and a nested component in the cavity. In an embodiment, the electronic package further comprises a die coupled to the interposer by a first interconnect and coupled to the nested component by a second interconnect. In an embodiment, the first and second interconnects comprise a first bump, a bump pad over the first bump, and a second bump over the bump pad.

公开(公告)号：DE102020116319A1

公开(公告)日：2021-01-28

申请号：DE102020116319

申请日：2020-06-21

Applicant: INTEL CORP

Inventor： PIETAMBARAM SRINIVAS V ,  SANKMAN ROBERT L ,  MANEPALLI RAHUL N ,  DUAN GANG ,  MALLIK DEBENDRA

IPC: H01L23/538 ,  H01L21/60 ,  H01L25/065

Abstract: Hierin offenbarte Ausführungsbeispiele umfassen elektronische Packages und Verfahren zur Bildung solcher Packages. Bei einem Ausführungsbeispiel umfasst das elektronische Package ein Glassubstrat, mit einer Mehrzahl von ersten Anschlussflächen auf einer ersten Oberfläche des Glassubstrats, einer Mehrzahl von zweiten Anschlussflächen auf einer zweiten Oberfläche des Glassubstrats, die der ersten Oberfläche gegenüberliegend ist, einer Mehrzahl von Durch-Glas-Vias (TGVs), wobei jedes TGV eine erste Anschlussfläche mit einer zweiten Anschlussfläche elektrisch koppelt, wobei die Mehrzahl von ersten Anschlussflächen einen ersten Abstand aufweist, und wobei die Mehrzahl von zweiten Anschlussflächen einen zweiten Abstand aufweist, der größer als der erste Abstand ist, einem Brückensubstrat über dem Glassubstrat, einem ersten Die, der mit ersten Anschlussflächen und dem Brückensubstrat elektrisch gekoppelt ist, und einem zweiten Die, der mit ersten Anschlussflächen und dem Brückensubstrat elektrisch gekoppelt ist, wobei das Brückensubstrat den ersten Die mit dem zweiten Die elektrisch koppelt.

公开(公告)号：DE112019000670T5

公开(公告)日：2020-11-12

申请号：DE112019000670

申请日：2019-02-28

Applicant: INTEL CORP

Inventor： COLLINS ANDREW ,  MALLIK DEBENDRA ,  MANUSHAROW MATHEW J ,  XIE JIANYONG

IPC: H01L23/528 ,  H01L23/00 ,  H01L23/522 ,  H01L25/065

Abstract: Ein eingebettetes Multidiezwischenverbindungsbrückendie (EMIB-Die) ist mit einer Leistungsabgabe an die Mitte des EMIB-Dies konfiguriert und die Leistung wird an zwei Dies verteilt, die über das EMIB-Die verbunden sind.

公开(公告)号：DE102020107019A1

公开(公告)日：2020-10-15

申请号：DE102020107019

申请日：2020-03-13

Applicant: INTEL CORP

Inventor： SIR JIUN HANN ,  KHOO POH BOON ,  GOH ENG HUAT ,  ALUR AMRUTHAVALLI PALLAVI ,  MALLIK DEBENDRA

IPC: H01L23/538 ,  H01L21/50 ,  H01L23/498 ,  H01L25/065

Abstract: Eine eingebettete Multi-Die-Verbindungsbrücke (EMIB) wird auf einem Substrat gefertigt, unter Verwendung von photolitographischen Techniken, und die EMIB wird von dem Substrat getrennt und auf der vorletzten Schicht eines Integrierter-Schaltkreis-Package-Substrats, unter der oberen Lötresistschicht, platziert. Eine niedrige Z-Höhe der EMIB erlaubt eine nützliche Leiterbahn- und Via-Grundfläche unter der EMIB, die in dem Package-Substrat verwendet werden soll.