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公开(公告)号：KR1020090117097A
公开(公告)日：2009-11-12
申请号：KR1020080042997
申请日：2008-05-08
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R31/2889 , G01R1/06716 , G01R1/06733
Abstract: PURPOSE: A probe card with a rewiring probe structure and a probe card module using the same are provided to test a silicon wafer according to the temperature history. CONSTITUTION: A probe card(40) with a rewiring probe structure includes a wafer(24,30) for the probe card, a penetration via electrode, and a rewiring probe structure. A plurality of penetration via electrodes(26a,32) pass through the wafer for the probe card. A rewiring probe structure(26b) of the twisted cage type is connected to the penetration via electrodes and is protruded from the one side of the wafer for the probe card.
Abstract translation: 目的：提供具有重新布线探针结构的探针卡和使用其的探针卡模块，以根据温度历史测试硅晶片。 构成：具有重新布线探针结构的探针卡（40）包括用于探针卡的晶片（24,30），穿透通孔电极和重新布线探针结构。 多个穿透通孔电极（26a，32）穿过用于探针卡的晶片。 扭转笼型的重新布线探针结构（26b）连接到穿透通孔电极，并从用于探针卡的晶片的一侧突出。
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公开(公告)号：KR100912427B1
公开(公告)日：2009-08-14
申请号：KR1020060103043
申请日：2006-10-23
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/3114 , H01L23/5389 , H01L24/45 , H01L24/48 , H01L24/73 , H01L25/50 , H01L2224/24998 , H01L2224/32145 , H01L2224/32225 , H01L2224/451 , H01L2224/48227 , H01L2224/73265 , H01L2224/73267 , H01L2224/82007 , H01L2225/06524 , H01L2924/00014 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/00012 , H01L2924/00 , H01L2924/00015 , H01L2224/05599
Abstract: Provided is a stacked chip package and a method for forming the same. A spacer is formed on a side of an upper chip. A conductive line is formed on the spacer to electrically connect upper and lower chips. The reliability of the stacked chip package is improved because wire bonding is not used to electrically connect the upper and lower chips. Further, the overall size of the stacked chip package can be reduced as the height of bonding wire loops does not contribute to the overall stacked chip package height.
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公开(公告)号：KR1020090055316A
公开(公告)日：2009-06-02
申请号：KR1020070122168
申请日：2007-11-28
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/5389 , H01L21/486 , H01L23/49816 , H01L24/24 , H01L24/82 , H01L25/0657 , H01L2224/02372 , H01L2224/05001 , H01L2224/05008 , H01L2224/05023 , H01L2224/05572 , H01L2224/12105 , H01L2224/13025 , H01L2224/24145 , H01L2224/24226 , H01L2224/32145 , H01L2224/32225 , H01L2224/73217 , H01L2224/73267 , H01L2224/82039 , H01L2225/06524 , H01L2225/06555 , H01L2225/06562 , H01L2225/06568 , H01L2225/06586 , H01L2924/00014 , H01L2924/01006 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01075 , H01L2924/01078 , H01L2924/15311 , H01L2924/181 , H01L2924/00 , H01L2224/05599 , H01L2224/05099
Abstract: A semiconductor package, an electronic device including the same, and a manufacturing method of a semiconductor package are provided to simplify a process of a semiconductor package by performing only one encapsulation process and only one via process after mounting a plurality of semiconductor chips in a carrier. A first semiconductor chip(110) is mounted on a carrier(102). The first semiconductor chip is encapsulated by a first insulation film. A part of each semiconductor chip is exposed by forming a first via inside the first insulation film. A first conductive pattern is filled in the first via, and is connected to each semiconductor chip. An external terminal(160) is connected to the first conductive pattern. A second semiconductor chip(120) is smaller than the first semiconductor chip, and is laminated on a central part of the first semiconductor chip.
Abstract translation: 提供一种半导体封装，包括该半导体封装的电子器件和半导体封装的制造方法，以通过仅将一个封装处理和仅将一个通孔工艺在将多个半导体芯片安装在载体中来简化半导体封装的工艺 。 第一半导体芯片（110）安装在载体（102）上。 第一半导体芯片由第一绝缘膜封装。 每个半导体芯片的一部分通过在第一绝缘膜内部形成第一通孔来暴露。 第一导电图案填充在第一通孔中，并连接到每个半导体芯片。 外部端子（160）连接到第一导电图案。 第二半导体芯片（120）小于第一半导体芯片，并且层叠在第一半导体芯片的中心部分上。
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公开(公告)号：KR100881199B1
公开(公告)日：2009-02-05
申请号：KR1020070066168
申请日：2007-07-02
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/05 , H01L23/481 , H01L24/03 , H01L24/06 , H01L24/13 , H01L24/32 , H01L25/0657 , H01L2224/02372 , H01L2224/034 , H01L2224/036 , H01L2224/0401 , H01L2224/05009 , H01L2224/05011 , H01L2224/05552 , H01L2224/05559 , H01L2224/05561 , H01L2224/05624 , H01L2224/05639 , H01L2224/05644 , H01L2224/05647 , H01L2224/06136 , H01L2224/06181 , H01L2224/08146 , H01L2224/32145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/0002 , H01L2924/01013 , H01L2924/01014 , H01L2924/0102 , H01L2924/01022 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/19041 , H01L2924/00014
Abstract: 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법을 제공한다. 상기 제조방법에 있어 반도체 기판 상에 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 제1 절연막을 노출시키는 제1 개구부를 구비하는 배선을 형성한다. 상기 배선의 상부 및 상기 제1 개구부 내에 제2 절연막을 형성한다. 상기 제2 절연막 상에 상기 제2 절연막을 노출시키는 제2 개구부를 구비하는 도전성 패드를 형성한다. 상기 제2 개구부 및 상기 제1 개구부 내에 상기 제2 개구부의 폭 및 상기 제1 개구부의 폭에 비해 작은 폭을 갖고, 상기 제2 절연막, 상기 제1 절연막 및 상기 반도체 기판의 상부를 관통하는 관통홀을 형성한다. 상기 관통홀 내에 관통전극을 형성한다.
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公开(公告)号：KR1020080085380A
公开(公告)日：2008-09-24
申请号：KR1020070026806
申请日：2007-03-19
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/525 , H01L24/05 , H01L24/48 , H01L2224/04042 , H01L2224/05556 , H01L2224/05624 , H01L2224/05647 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/48463 , H01L2224/48624 , H01L2224/48647 , H01L2224/48847 , H01L2924/00014 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01023 , H01L2924/01024 , H01L2924/01027 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/0105 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/04941 , H01L2924/05042 , H01L2224/48824 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: A semiconductor package having a rewire layer and a method for manufacturing the same are provided to increase an interface adhesive strength between a bonding pad and an interlayer dielectric by curing a metal ink and the interlayer dielectric at the same time. A chip pad(13) is formed on a semiconductor substrate(10). A rewire layer(25) is connected to the chip pad. A dielectric has an opening unit exposing a part of the rewire layer. A metal ink is applied into the opening unit to form a bonding pad(35). The metal ink applied into the opening unit and the dielectric are cured at the same time. The metal ink is applied by performing a jetting method, a dropping method, a spraying method, or a printing method. The metal ink contains gold(Ag), silver(Ag), copper(Cu), or nickel(Ni). The metal ink is applied to the dielectric adjacent to the opening unit. The dielectric is a polyimide(PI) layer, polybenzooxazole(PBO) layer, or benzocyclobutene(BCB) layer.
Abstract translation: 提供具有再丝线层的半导体封装及其制造方法，以通过同时固化金属墨水和层间电介质来增加焊盘与层间电介质之间的界面粘合强度。 在半导体衬底（10）上形成芯片焊盘（13）。 连线层（25）连接到芯片焊盘。 电介质具有暴露电线层的一部分的开口单元。 金属油墨被施加到开口单元中以形成接合焊盘（35）。 施加到打开单元中的金属油墨和电介质同时固化。 通过喷射法，滴下法，喷涂法或印刷法进行金属油墨的涂布。 金属油墨含有金（Ag），银（Ag），铜（Cu）或镍（Ni）。 金属油墨被施加到与打开单元相邻的电介质。 电介质是聚酰亚胺（PI）层，聚苯并恶唑（PBO）层或苯并环丁烯（BCB）层。
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Patent Agency Ranking
公开(公告)号：KR1020080036444A
公开(公告)日：2008-04-28
申请号：KR1020060103043
申请日：2006-10-23
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/3114 , H01L23/5389 , H01L24/45 , H01L24/48 , H01L24/73 , H01L25/50 , H01L2224/24998 , H01L2224/32145 , H01L2224/32225 , H01L2224/451 , H01L2224/48227 , H01L2224/73265 , H01L2224/73267 , H01L2224/82007 , H01L2225/06524 , H01L2924/00014 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/00012 , H01L2924/00 , H01L2924/00015 , H01L2224/05599
Abstract: A stacked chip package and a method for manufacturing the same are provided to prevent reliability degradation due to the curve and protrusion of a bonding wire by using a metal wire for electrically connecting first and second semiconductor chip instead of a bonding wire. A second semiconductor chip(30) is laminated on a first semiconductor chip(10). A spacer(20a) is formed at a side of the semiconductor chip. A metal wire(65) is formed on the spacer to electrically connect the first semiconductor chip to the second semiconductor chip. The spacer is formed by using an adhesive agent. When the metal wire is formed, a wire layer for the metal wire is formed and the wire layer is patterned. When the wire layer is formed, a seed metal layer is formed. A metal layer is formed on the seed metal layer by an electroplating process. The metal wire is copper. The copper metal wire is formed by an electroplating method. A solder bump is formed on the metal wire.
Abstract translation: 提供堆叠式芯片封装及其制造方法，以通过使用用于电连接第一和第二半导体芯片而不是接合线的金属线来防止由于接合线的弯曲和突出引起的可靠性劣化。 第二半导体芯片（30）层叠在第一半导体芯片（10）上。 在半导体芯片的一侧形成间隔物（20a）。 在间隔物上形成金属线（65），以将第一半导体芯片电连接到第二半导体芯片。 间隔物通过使用粘合剂形成。 当形成金属线时，形成用于金属线的金属丝层，并对金属丝图案进行图案化。 当形成导线层时，形成种子金属层。 通过电镀工艺在种子金属层上形成金属层。 金属线是铜。 铜金属线由电镀法形成。 在金属丝上形成焊料凸块。
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公开(公告)号：KR100819100B1
公开(公告)日：2008-04-03
申请号：KR1020070000890
申请日：2007-01-04
Applicant: 삼성전자주식회사
CPC classification number: G11C5/063 , G11C7/1051 , G11C7/1069 , G11C7/18 , G11C11/417
Abstract: A data line layout and a line driving method in a semiconductor memory device are provided to minimize or reduce line loading of a data output path by providing efficient layout for data lines. Lower data lines are connected to the rear of a sense amplifier. Upper data lines are arranged to form a higher hierarchy for the lower data lines, and are connected to the front of a data latch(60). A dynamic CMOS logic type data line driver(100-103) is connected between the lower data lines and the upper data lines, and drives the upper data line by performing OR operation for the output of the lower data lines. The data line driver has at least four inputs.
Abstract translation: 提供半导体存储器件中的数据线布局和线驱动方法，通过提供数据线的有效布局来最小化或减少数据输出路径的线路负载。 较低的数据线连接到读出放大器的后部。 上部数据线被布置成为下部数据线形成较高层级，并且连接到数据锁存器（60）的前部。 动态CMOS逻辑类型数据线驱动器（100-103）连接在下数据线和上数据线之间，并通过对低数据线的输出执行OR运算来驱动上数据线。 数据线驱动器至少有四个输入。
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公开(公告)号：KR100745368B1
公开(公告)日：2007-08-02
申请号：KR1020050111566
申请日：2005-11-22
Applicant: 삼성전자주식회사
IPC: G11C7/18
Abstract: A semiconductor memory device having an advanced data input/output path is provided to prevent the degradation of operation speed due to loads of peripheral circuits connected to a bit line, and to reduce chip size by reducing the number of column pass gates. In a semiconductor memory device having a data input/output path, a first and a second memory cell cluster(MCC1,MCC2) are divided in operation while sharing an equal bit line pair of the data input/output path. A third and a fourth memory cell cluster(MCC3,MCC4) are connected to a word line connected to the first and the second memory cell cluster, and are divided in operation while sharing a bit line pair different from the bit line pair. A column pass gate(84) switches one of the bit line pairs connected to the four memory cell clusters to a common sense amplifier in response to a column selection signal, in order to constitute the data input/output path.
Abstract translation: 提供具有高级数据输入/输出路径的半导体存储器件以防止由于连接到位线的外围电路的负载而引起的操作速度的降低，并且通过减少列通过门的数量来减小芯片尺寸。 在具有数据输入/输出路径的半导体存储器件中，第一和第二存储器单元簇（MCC1，MCC2）在共享数据输入/输出路径的等位线对的同时被分开。 第三和第四存储器单元簇（MCC3，MCC4）连接到连接到第一和第二存储器单元簇的字线，并且在共享与位线对不同的位线对的同时被分开操作。 为了构成数据输入/输出路径，列通过门（84）响应于列选择信号将连接到四个存储器单元簇的位线对中的一个切换到公共读出放大器。
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公开(公告)号：KR100585104B1
公开(公告)日：2006-05-30
申请号：KR1020030074660
申请日：2003-10-24
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L24/11 , H01L24/02 , H01L24/13 , H01L2224/0401 , H01L2224/05572 , H01L2224/1147 , H01L2224/13078 , H01L2224/13099 , H01L2224/131 , H01L2224/13111 , H01L2224/1411 , H01L2924/0001 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01029 , H01L2924/01033 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/351 , H01L2924/0105 , H01L2924/00014 , H01L2924/00
Abstract: 초박형의 플립칩 패키지의 제조방법을 제공한다. 본 발명은 반도체 칩의 금속 패드 상에 하부 배리어 금속막을 형성한다. 상기 제2 하부 배리어 금속막 상에 복수개의 홀들을 구비하는 포토레지스트 패턴을 형성한다. 상기 제2 하부 배리어 금속막 상에 형성된 복수개의 홀들을 전기도금방법으로 매립하여 기둥부와 상기 기둥부의 상부 부분은 버섯부로 구성된 3차원 구조의 솔더 범프를 형성한다. 상기 포토레지스트 패턴을 제거한다. 상기 3차원 구조의 솔더 범프를 포함하는 반도체 칩을 뒤집어서 인쇄회로기판 상의 솔더층과 접합하여 플립칩 패키지를 완성한다. 본 발명은 3차원 구조의 솔더 범프를 채용하여 솔더 범프의 높이를 낮출 수 있어 초박형과 구조적인 신뢰성이 향상된 플립칩 패키지를 구현할 수 있다.
플립칩 패키지, 솔더 범프Abstract translation: 提供一种制造超薄倒装芯片封装的方法。 在上述方法中，在半导体芯片的接合焊盘上形成下阻挡金属膜。 在下阻挡金属膜上形成三维结构化的焊料凸块。 每个焊料凸块包括设置在棒部的端部的棒部和球部。 包括三维结构的焊料凸块的半导体芯片被结合到印刷电路板上的焊料层以完成倒装芯片封装。 根据本发明，通过采用三维结构化的焊料凸点，可以降低焊锡凸块的高度，从而提高超薄倒装芯片封装的可靠性。
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公开(公告)号：KR100558559B1
公开(公告)日：2006-03-10
申请号：KR1020040052555
申请日：2004-07-07
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H04L25/0278 , H03K19/0005
Abstract: 본 발명은 내부노이즈의 발생을 방지 또는 최소화 하고 오랜시간 동안 지속되는 외부 노이즈에 대한 영향을 방지 또는 최소화하기 위한 프로그래머블 임피던스 컨트롤 장치 및 그의 동작방법에 관한 것으로, 본 발명에 따른 외부 설정저항에 연결된 패드의 패드 전압과 기준전압을 비교하여 임피던스 제어신호을 출력하고, 상기 임피던스 제어신호에 상응하는 임피던스 코드로 디지털 코딩하는 프로그래머블 임피던스 컨트롤 장치는, 인가되는 클럭신호에 응답하여 초기화 모드에서는 제1클럭신호를 출력하고,동작모드에서는 제2클럭신호를 출력하는 클럭 컨트롤부와; 초기화 모드에서는 상기 제1클럭신호에 응답하여 코드 데이터를 한주기에 한 코드식 순차적으로 업데이트 하여 업데이트 코드 데이터를 출력하고, 동작모드에서는 상기 제2클럭신호에 응답하여 상기 초기화 모드에서 업데이트 된 업데이트 코드 데이터를 출력하는 카운터부를 구비함을 특징으로 한다.
임피던스 코드, 업데이트, 클럭신호, 카운터, 임피던스 로킹
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