公开(公告)号：KR1020050057732A

公开(公告)日：2005-06-16

申请号：KR1020030089397

申请日：2003-12-10

Applicant: 삼성전자주식회사

Inventor： 이재동 ,  홍창기 ,  박영래

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 도전성 구조물을 포함하는 반도체 기판 상에 제1 식각 저지막 및 몰드막을 형성한 후, 몰드막 상에 제2 식각 저지막을 형성한다. 제2 식각 저지막 상에 마스크를 형성한 다음, 마스크를 이용하여 도전성 구조물을 노출시키는 콘택홀을 형성한다. 콘택홀 내에 도전성 구조물에 접촉되는 스토리지 전극을 형성한 후, 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 스토리지 노드 분리를 통한 화학 기계적 공정 동안 연마 저지막으로 작용하는 추가적인 식각 저지막을 도입함으로써, 특히 스토리지 전극 상부의 손실을 방지할 수 있으므로, 스토리지 전극의 면적 증가를 도모하여 향상된 캐패시턴스를 갖는 캐패시터를 제조할 수 있다.

公开(公告)号：KR1020050015179A

公开(公告)日：2005-02-21

申请号：KR1020030053875

申请日：2003-08-04

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  홍창기 ,  이재동

IPC: H01L21/762

Abstract: PURPOSE: A method for forming a trench device isolation layer is provided to prevent gap fill voids by improving device isolation characteristics of a device isolation layer. CONSTITUTION: A silicon substrate(100) is etched to form a first trench having a slant sidewall. The sidewall is provided for a facilitated gap fill operation. An insulating plug(125a) having a thickness corresponding to the thickness of a portion of the first trench from a bottom of the first trench is formed. A second trench is formed by selectively etching the silicon substrate around the insulating plug. A dielectric material is buried in the second trench and on the insulating plug to form a device isolation layer.

Abstract translation: 目的：提供一种用于形成沟槽器件隔离层的方法，以通过改进器件隔离层的器件隔离特性来防止间隙填充空隙。 构成：蚀刻硅衬底（100）以形成具有倾斜侧壁的第一沟槽。 提供侧壁用于便利的间隙填充操作。 形成具有与第一沟槽的底部的第一沟槽的一部分的厚度对应的厚度的绝缘插头（125a）。 通过围绕绝缘插塞选择性地蚀刻硅衬底来形成第二沟槽。 介电材料被埋在第二沟槽和绝缘插头中以形成器件隔离层。

公开(公告)号：KR1020020009972A

公开(公告)日：2002-02-02

申请号：KR1020000043680

申请日：2000-07-28

Applicant: 삼성전자주식회사

Inventor： 남지원 ,  박기종 ,  황홍규 ,  배준식 ,  박영래 ,  김정엽 ,  윤보언 ,  하상록

IPC: H01L21/3105

CPC classification number: H01L21/31056 ,  H01L21/31053 ,  H01L21/76819

Abstract: PURPOSE: A method for planarizing an interlayer dielectric of a semiconductor device is provided to improve polishing uniformity regarding the entire chip region in a chemical mechanical polishing(CMP) process, by forming cell open regions of different shapes or areas in every cell block or by making the cell open regions have different separation intervals from the edge of the cell blocks. CONSTITUTION: An interlayer dielectric has a high step region on cell blocks and a low step region on other region near the cell blocks. The interlayer dielectric is formed on the entire surface of a semiconductor substrate wherein the cell blocks having a plurality of unit cells and a plurality of chip regions including the other region near the cell blocks are formed. A mask pattern in which the shape and area of the cell open region exposing the high step region varies according to the cell blocks, is formed on the interlayer dielectric. The high step region is partially etched by using the mask pattern as an etch mask to improve step coverage of the high step region and the low step region. The mask pattern used as the etch mask is eliminated. A CMP process is performed regarding the interlayer dielectric in the partially-etched high and low step regions.

Abstract translation: 目的：提供一种用于平面化半导体器件的层间电介质的方法，以通过在每个电池块中形成不同形状或区域的电池开放区域或通过在每个电池块中形成不同形状或区域的电池开放区域来改善化学机械抛光（CMP）工艺中整个芯片区域的抛光均匀性 使细胞开放区域与细胞块的边缘具有不同的分离间隔。 构成：层间电介质在单元块上具有高的阶跃区域，在单元块附近的其它区域上具有低阶段区域。 层间电介质形成在半导体衬底的整个表面上，其中形成具有多个单元电池的单元块和包括靠近单元块的其它区域的多个芯片区域。 在层间电介质上形成掩模图案，其中暴露高阶区域的单元开放区域的形状和面积根据单元块而变化。 通过使用掩模图案作为蚀刻掩模来部分蚀刻高阶区域，以改善高阶区域和低阶区域的阶梯覆盖。 消除了用作蚀刻掩模的掩模图案。 对部分蚀刻的高阶和低阶区域中的层间电介质进行CMP工艺。

公开(公告)号：KR1020010019144A

公开(公告)日：2001-03-15

申请号：KR1019990035421

申请日：1999-08-25

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  윤보언

IPC: H01L21/304

Abstract: PURPOSE: A method for forming a carrier film used for a chemical mechanical polishing apparatus is provided to obtain a uniform contact surface of the carrier film. CONSTITUTION: For a chemical mechanical polishing(CMP) apparatus, a carrier film(116) is attached under a rotatable carrier base(112). The carrier film(116) is then polished by a polishing pad with slurry used, so that a wafer contact surface of the carrier film(116) is made smoothly and uniformly. Preferably, a mixed solution of deionized water and potassium hydroxide is used as the slurry. A wafer(140) is supported under the carrier base(112) by a supporting ring(114) formed at lower edges of the carrier base(112), while the carrier film(116) is interposed between the carrier base(112) and the wafer(140) to absorb a mechanical shock generated therebetween.

Abstract translation: 目的：提供一种用于形成用于化学机械抛光装置的载体膜的方法，以获得载体膜的均匀接触表面。 构成：对于化学机械抛光（CMP）装置，载体膜（116）附接在可旋转载体基底（112）的下方。 然后通过使用浆料的抛光垫抛光载体膜（116），使得载体膜（116）的晶片接触表面平滑且均匀地进行。 优选使用去离子水和氢氧化钾的混合溶液作为浆料。 晶片（140）通过形成在载体基体（112）的下边缘处的支撑环（114）支撑在载体基部（112）的下方，而载体膜（116）插入载体基底（112）和 所述晶片（140）吸收其间产生的机械冲击。

公开(公告)号：KR1020000033395A

公开(公告)日：2000-06-15

申请号：KR1019980050239

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 윤보언 ,  박영래 ,  이병택

IPC: H01L27/10

Abstract: PURPOSE: A capacitor for semiconductor device and a method for manufacturing the same is provided to prevent impurities from showing up between accumulation layers of lower electrode. CONSTITUTION: A capacitor for semiconductor device includes a board(40), a first insulation layer(42), a contact hole(44), a conduction plug(46), an accumulation layer pattern(47), an attachment layer pattern(54), first and second conduction layer patterns(56,62), and a dielectric layer(60). The contact hole(44) exposes the board formed in the first insulation layer(42). The accumulation pattern(47) is formed on the first insulation later(42). The attachment layer pattern(54) covers the fore face of the first insulation layer and the conduction plug. The dielectric layer(60) is formed on the fore face of the output of the first conduction layer pattern and the insulating accumulation layer and the attachment pattern.

Abstract translation: 目的：提供一种用于半导体器件的电容器及其制造方法，以防止下部电极的堆积层之间产生杂质。 构成：用于半导体器件的电容器包括板（40），第一绝缘层（42），接触孔（44），导电插塞（46），堆积层图案（47），附着层图案 ），第一和第二导电层图案（56,62）和介电层（60）。 接触孔（44）暴露形成在第一绝缘层（42）中的板。 累积模式（47）形成在第一绝缘层（42）上。 附着层图案（54）覆盖第一绝缘层和导电插塞的前表面。 电介质层（60）形成在第一导电层图案和绝缘聚集层的输出端的前表面和附着图案上。

公开(公告)号：KR1019980031015A

公开(公告)日：1998-07-25

申请号：KR1019960050503

申请日：1996-10-30

Applicant: 삼성전자주식회사

Inventor： 박계선 ,  박영래

IPC: H01L21/304

Abstract: CMP 공정에서 연마패드의 표면 상태를 효과적으로 복원할 수 있는 CMP 장비의 연마패드 복원장치에 관하여 개시되어 있다. 이를 위하여 본 발명은 다수의 구멍을 갖는 다이아몬드 디스크와, 상기 다수의 구멍 내부에 장착되는 브러시와, 상기 브러시와 연결되고 상기 다이아몬드 디스크와 일정한 간격으로 떨어진 보조디스크와, 상기 다이아몬드 디스크와 보조디스크간의 간격을 조절하면서 상기 다이아몬드 디스크의 표면으로부터 브러시의 돌출 길이를 제어할수 있는 높이조절 수단으로 이루어지는 것을 특징으로 하는 CMP 장비의 연마패드 복원장치를 제공한다. 따라서, 기존의 다이아몬드 디스크와 나이론 브러시의 장점을 조합하여 CMP 장비의 연마패드를 보다 효과적으로 초기 상태로 복원할 수 있는 CMP 장비의 연마패드 복원장치를 구현할 수 있다.

公开(公告)号：KR100648247B1

公开(公告)日：2006-11-24

申请号：KR1020040041437

申请日：2004-06-07

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  고영호 ,  홍창기

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  H01L27/10852 ,  H01L28/91

Abstract: 캐패시터 하부전극으로 금속을 사용하는 실린더형 캐패시터 하부전극 형성 방법이 개시된다. 본 발명의 금속 캐패시터 하부전극 형성 방법은 실린더형 금속 하부전극의 내벽을 보호하기 위해 금속 캐핑막을 사용한다. 희생절연막이 패터닝되어 하부전극 형성을 위한 개구부가 형성되고 금속 하부전극막 및 금속 캐핑막이 순차적으로 형성된다. 인접한 금속 하부전극들이 전기적으로 격리하기 위해서, 희생절연막이 노출될 때까지 금속 캐핑막 및 금속 하부전극막이 동시에 평탄화 식각된다. 희생절연막 및 개구부 내에 잔존하는 금속 캐핑막이 제거되어 내외벽을 가지는 실린더형 금속 하부전극이 완성된다. 이 같은 본 발명에 따르면, 금속 캐핑막 및 금속 하부전극막이 희생절연막에 대해서 동시에 평탄화 식각될 수 있어 하부전극 분리를 위한 공정이 단순해진다.

公开(公告)号：KR100604795B1

公开(公告)日：2006-07-26

申请号：KR1019990052659

申请日：1999-11-25

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽

IPC: H01L21/302

Abstract: 캐리어 필름 및 그 제조 방법에 관해 개시되어 있다. 캐리어 베이스와, 상기 캐리어 베이스의 상부 가장자리를 따라 구비된 지지링, 및 상기 지지링 안 쪽에서 상기 캐리어 베이스의 상부에 부착되는 캐리어 필름을 포함하는 화학기계적연마장치에 있어서, 상기 캐리어 필름은 영역에 따라 압축률이 다르고 최대 압축률은 최소 압축률의 2배 정도인 것을 특징으로 하는 화학기계적연마장치용 캐리어 필름 및 그 제조 방법이 개시되어 있다. 웨이퍼 상에서 연마량이 많은 영역은 캐리어 필름의 압축률이 작은 영역이 대응되게 하고, 연마량이 작은 영역은 캐리어 필름의 압축률이 큰 영역이 대응되도록한다. 이러한 캐리어 필름을 이용함으로써, 웨이퍼 내의 지역적인 단차를 완화하여 전 영역을 균일하게 연마할 수 있다.

公开(公告)号：KR1020040036020A

公开(公告)日：2004-04-30

申请号：KR1020020064772

申请日：2002-10-23

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  박정헌 ,  홍창기

IPC: H01L21/302

Abstract: PURPOSE: A planarization method of a semiconductor device using a CMP(Chemical Mechanical Polishing) process is provided to be capable of uniformly polishing an insulating layer formed on the first and second lower patterns and minimizing the damage of the first and second lower patterns. CONSTITUTION: A semiconductor substrate is prepared. At this time, the semiconductor substrate includes the first lower patterns(106) having the first height(Ha) and the second lower patterns(106a) having the second height(Hb). An insulating layer is formed on the entire surface of the resultant structure. A planarization process is performed on the resultant structure by using a CMP apparatus having an etch end point detector until the upper surfaces of the second lower patterns are exposed.

Abstract translation: 目的：提供使用CMP（化学机械抛光）工艺的半导体器件的平面化方法，以能够均匀地抛光形成在第一和第二下部图案上的绝缘层，并且使第一和第二下部图案的损伤最小化。 构成：制备半导体衬底。 此时，半导体衬底包括具有第一高度（Ha）的第一下部图案（106）和具有第二高度（Hb）的第二下部图案（106a）。 在所得结构的整个表面上形成绝缘层。 通过使用具有蚀刻终点检测器的CMP设备对所得到的结构进行平坦化处理，直到第二下部图案的上表面露出。

公开(公告)号：KR1020040017881A

公开(公告)日：2004-03-02

申请号：KR1020020049803

申请日：2002-08-22

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  박정헌 ,  홍창기

IPC: H01L27/108

Abstract: PURPOSE: A method for forming a capacitor of a semiconductor device is provided to be capable of simplifying the forming process. CONSTITUTION: A mold insulating layer(107) and a hard mask(108) are sequentially formed at the upper portion of a semiconductor substrate(101). A plurality of holes(109a) are formed on the resultant structure by sequentially patterning the hard mask and the mold insulating layer. An storage node layer(110) is formed along the entire surface of the resultant structure. Then, a capping insulating layer(111) is formed at the upper portion of the storage node layer for completely filling the holes. A plurality of storage nodes and capping insulating patterns are formed at the inner portions of the holes by carrying out a planarization process on the resultant structure using a one-step CMP(Chemical Mechanical Polishing) process.

Abstract translation: 目的：提供一种用于形成半导体器件的电容器的方法，以能够简化形成过程。 构成：在半导体基板（101）的上部依次形成模具绝缘层（107）和硬掩模（108）。 通过对硬掩模和模具绝缘层进行顺序构图，在所得结构上形成多个孔（109a）。 沿所得结构的整个表面形成存储节点层（110）。 然后，在存储节点层的上部形成封盖绝缘层（111），以完全填充孔。 通过使用一步CMP（化学机械抛光）工艺对所得结构进行平坦化处理，在孔的内部形成多个存储节点和封盖绝缘图案。