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公开(公告)号：KR1020020000012A
公开(公告)日：2002-01-04
申请号：KR1020000033815
申请日：2000-06-20
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L23/3121 , H01L24/45 , H01L24/48 , H01L2224/32225 , H01L2224/451 , H01L2224/4824 , H01L2224/73215 , H01L2924/00014 , H01L2924/01079 , H01L2924/07802 , H01L2924/15311 , H01L2924/00 , H01L2224/05599
Abstract: PURPOSE: A method for manufacturing a chip scale package(CSP) having a slit is provided to prevent a burnt defect between adjacent patterns by using a photosensitive resin layer in the CSP, and to prevent a defect caused by overflow of an encapsulating material by forming the slit composed of a bottom surface and a side surface which are made of a photosensitive resin layer. CONSTITUTION: A polyimide tape having a conductive pattern is prepared. The first photosensitive resin layer is applied on the upper surface of the polyimide tape. An exposure and development process and an etch process are performed regarding the first photosensitive resin layer applied on the upper surface of the polyimide tape. A hardening process is performed regarding the first photosensitive resin layer which undergoes the exposure and development process and the etch process. The second photosensitive resin layer is applied on the hardened first photosensitive resin layer. An exposure and development process and an etch process are performed regarding the second photosensitive resin layer applied on the upper surface of the first photosensitive resin layer so that a slit(165) is composed of a bottom surface made of the first photosensitive resin layer and a side surface made of the second photosensitive resin layer. A conductive material is applied.
Abstract translation: 目的：提供一种具有狭缝的芯片尺寸封装（CSP）的制造方法，通过在CSP中使用感光性树脂层来防止相邻图案之间的烧坏缺陷，并且通过形成来防止由封装材料溢出引起的缺陷 所述狭缝由感光性树脂层构成的底面和侧面构成。 构成：制备具有导电图案的聚酰亚胺胶带。 将第一感光性树脂层涂布在聚酰亚胺胶带的上表面。 对施加在聚酰亚胺胶带的上表面上的第一感光性树脂层进行曝光和显影处理和蚀刻处理。 对经历曝光和显影处理的第一感光树脂层和蚀刻工艺进行硬化处理。 将第二感光性树脂层涂布在硬化的第一感光性树脂层上。 对施加在第一感光性树脂层的上表面上的第二感光性树脂层进行曝光和显影处理和蚀刻处理，使得狭缝（165）由第一感光性树脂层构成的底面和 由第二感光性树脂层构成的侧面。 应用导电材料。
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公开(公告)号：KR100297451B1
公开(公告)日：2001-11-01
申请号：KR1019990027041
申请日：1999-07-06
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/06 , H01L21/3043 , H01L21/78 , H01L23/3171 , H01L23/3178 , H01L24/05 , H01L24/48 , H01L2224/02166 , H01L2224/0401 , H01L2224/04042 , H01L2224/05553 , H01L2224/05556 , H01L2224/05624 , H01L2224/06136 , H01L2224/48091 , H01L2224/48227 , H01L2224/48465 , H01L2224/4899 , H01L2224/73265 , H01L2224/85399 , H01L2224/92 , H01L2224/92247 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/014 , H01L2924/07802 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , Y10S438/977 , H01L2924/00 , H01L2224/45099 , H01L2924/00012
Abstract: 본발명은반도체패키지및 그의제조방법에관한것으로, 센터패드형반도체칩의전극패드에서인출된본딩와이어가반도체칩의모서리에접촉하여전기적쇼트가발생하는것을방지하기위하여, 본딩와이어가접촉하게되는반도체칩의활성면의모서리부분에폴리이미드또는에폭시계열의플라스틱수지로형성된절연층을갖는반도체칩을이용한반도체패키지및 그의제조방법을제공한다. 따라서, 절연층이형성된반도체칩의활성면의모서리부분에본딩와이어가접촉하더라도전기적쇼트현상은발생하지않는다.
Abstract translation: 半导体封装和制造方法可以防止由于接合半导体芯片的边缘的接合线导致的电气短路。 在半导体芯片的边缘处的绝缘区域防止短路。 用于形成绝缘区域的一种方法在晶片的划线区域上留下聚酰亚胺层，并穿过聚酰亚胺层。 为了避免切屑，切割使用细磨刀片和缓慢的切割速度。 另一种方法是从划线区域去除聚酰亚胺，并在半导体芯片的边缘上形成绝缘区域。 封装方法可以在切割晶片之后并且将分离的芯片附接到基板之后将绝缘区域沉积在半导体芯片上。 或者，绘图或印刷可以在晶片上施加绝缘材料。 切割过程然后切割绝缘材料和晶片，并在每个分离的芯片上留下绝缘区域。 可以在划线区域形成凹槽，然后在沿着凹槽切割之前填充绝缘材料。 结果，从凹槽内部的绝缘材料延伸到分离的半导体芯片的侧面上。 如果在晶片的背面研磨之前形成槽，则绝缘区域可以覆盖芯片的侧面。 绝缘材料通常是能够切割而不会发生切屑的环氧树脂。
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公开(公告)号：KR1020000027483A
公开(公告)日：2000-05-15
申请号：KR1019980045428
申请日：1998-10-28
Applicant: 삼성전자주식회사
IPC: G06K19/00
Abstract: PURPOSE: A method of mounting the COB(Chip On Board) is provided to prevent its mounting direction from being inversed on a smart card without an inspection of the mounting direction. CONSTITUTION: A smart card to prevent inverse mounting of a COB is made up a COB and the body of a card. The COB is consisted of a PCB(printed circuit board), semiconductor chips, via holes, contact terminals, and a detection part of mounting direction. The PCB has a circuit pattern and no lumbar region on the upper surface. The semiconductor chip is attached to the base side of the PCB and simultaneously its bonding pad is bonded with the circuit pattern by wires. The via hole is electrically connected to the circuit pattern side of having no wire bonding and simultaneously goes through the PCB. The contact terminal contacted to the via hole is formed on the other side of the PCB. The detection part of mounting direction is formed by chamfering one corner or multiple corners among the PCB corners. A COB mounting groove is formed on the body of the card to mount the COB and the COB is mounted in the groove. Because the COB can not be mounted with an inverse direction in the mounting groove, to test the mounting direction is needless.
Abstract translation: 目的：提供安装COB（Chip On Board）的方法，以防止其安装方向在智能卡上反转，而无需检查安装方向。 构成：防止反向安装COB的智能卡由COB和卡的主体组成。 COB由PCB（印刷电路板），半导体芯片，通孔，接触端子和安装方向的检测部分组成。 PCB具有电路图案，上表面没有腰部区域。 半导体芯片安装在PCB的基极侧，同时其焊盘通过电线与电路图案接合。 通孔电连接到不具有引线键合的电路图案侧，并且同时穿过PCB。 与通孔相接触的接触端子形成在PCB的另一侧。 安装方向的检测部分通过倒角PCB拐角中的一个角或多个角部来形成。 在卡的主体上形成COB安装槽以安装COB，并且COB安装在槽中。 因为COB不能在安装槽中以相反的方向安装，所以测试安装方向是不必要的。
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公开(公告)号：KR100199293B1
公开(公告)日：1999-06-15
申请号：KR1019960052964
申请日：1996-11-08
Applicant: 삼성전자주식회사
CPC classification number: H01L21/67144 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 회전가능한 하나의 웨이퍼 카세트로부터 웨이퍼를 공급받는 다이 본딩 수단을 복수개 구비한 반도체 패키지 제조 장치에 관하여 기재하고 있다. 이는, 소정 크기를 갖는 복수개의 다이로 이루어진 웨이퍼가 적재되어 있는 웨이퍼 카세트와, 리드 프레임에 상기 웨이퍼의 다이를 부착시키는 다이 본딩 수단과, 상기 다이 본딩 수단에 기계적으로 연결되어서 상기 리드 프레임의 리드에 상기 다이의 본딩 패드를 전기적으로 연결시키는 와이어 본딩 수단으로 이루어져 있으며, 상기 다이 본딩 수단은 상기 웨이퍼 카세트로부터 공급되는 웨이퍼의 다이를 픽업하고 정렬시킬 수 있는 다이 공급부 및 리드 프레임을 공급할 수 있는 리드프레임 공급부와, 상기 다이 공급부로부터 공급되는 다이를 상기 리드 프레임 공급부로부터 공급되는 리드 프레임에 부착시키는 다이 본더를 구비한 제1다이 본딩 수단 및 제2다이 본딩 수단으로 이루어져 있다. 따라서, 본 발명에 따르면, 하나의 웨이퍼 카세트로부터 웨이퍼를 공급받는 다이 본딩 수단을 다수개 설치함으로서 상기 다수 다이 본딩 수단을 구성하는 다이 본더로부터 다이가 부착된 리드 프레임의 공급수가 증가되므로 도전성 와이어를 사용하여서 다이가 부착된 상기 리드 프레임의 리드와 다이의 본딩 패드를 전기적으로 연결시키기 위한 와이어 본딩 수단의 장착수를 증가시키며 이에 의해서 반도체 패키지의 생산량을 증대시킨다.
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公开(公告)号：KR1019990032925A
公开(公告)日：1999-05-15
申请号：KR1019970054137
申请日：1997-10-22
Applicant: 삼성전자주식회사
IPC: H01L21/687
Abstract: 본 발명은 정전기 방전 불량을 방지하기 위한 분할형 칩 흡착수단을 구비하는 칩 접착 장치에 관한 것이다. 반도체 칩은 칩 접착 과정에서 여러 가지 요인들에 의하여 정전기의 영향을 받으며, 특히 정전기 방전에 따른 칩 회로의 파괴 등이 야기된다. 이와 같은 문제는 주로 칩 흡착수단과 관련하여 발생되는데, 칩 상부면의 칩 패드 또는 퓨즈가 칩 흡착수단의 흡착부와 접촉되거나 진공구멍에 노출됨으로써 발생된다. 따라서, 본 발명은 정전기 방전을 방지하기 위하여, 여러개로 분할된 흡착부를 포함하는 칩 흡착수단을 구비한 칩 접착 장치를 제공한다. 칩 흡착수단의 흡착부들은 칩 상부면의 절연보호층에만 접촉되도록 분할될 뿐만 아니라, 마운트 스테이지가 전기절연성 재질로 바뀜으로써, 정전기 방전이 근본적으로 방지되고 반도체 칩의 불량이 미연에 방지될 수 있다. 이와 같이 칩 흡착수단의 구조를 변경한 본 발명은 추가 비용 부담이 작기 때문에, 정전기 문제를 해결하기 위한 종래의 방안들, 즉 절연보호막의 도포 공정을 반복하거나, 칩 설계를 변경하는 방안들보다 훨씬 경제적으로 이점이 있다.
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Patent Agency Ranking
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公开(公告)号：KR100567225B1
公开(公告)日：2006-04-04
申请号：KR1020020003030
申请日：2002-01-18
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/73 , H01L2224/32145 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48095 , H01L2224/48225 , H01L2224/48227 , H01L2224/48247 , H01L2224/4826 , H01L2224/49 , H01L2224/73215 , H01L2224/73265 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01018 , H01L2924/01022 , H01L2924/01027 , H01L2924/01028 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/0105 , H01L2924/01051 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/04941 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/30105 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 본 발명은 칩 사이즈 감소와 칩 패드 배치 구조에 따른 패키지 제약의 극복이 가능한 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 관한 것이다. 본 발명의 집적회로 칩은 서로 이웃하는 셀 영역과 주변 영역을 갖는 반도체 기판과; 그 반도체 기판 위에 형성된 칩 패드 배선패턴과; 칩 패드 배선패턴과 접속되고 상기 셀 영역 상부에 형성된 패드 재배치 패턴; 및 패드 재배치 패턴의 소정 부분이 셀 영역 상부에서 최종절연막으로부터 외부로 노출되어 정의됨으로써 형성되어 주변 영역에 형성되지 않는 칩 패드들을 포함한다. 그리고 본 발명에 따른 집적회로 칩 제조 방법은, 서로 이웃하는 셀 영역과 주변 영역을 포함하는 반도체 기판 위에 칩 패드 배선패턴을 형성하는 단계와, 셀 영역 상부의 층간절연막 상에 칩 패드 배선패턴에 접속되는 패드 재배치 패턴을 형성하는 단계; 및 패드 재배치 패턴을 덮으며 셀 영역 상부의 패드 재배치 패턴 일부를 노출시켜 칩 패드를 정의하는 최종절연막을 형성하는 단계;를 포함한다. 또한, 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 칩 패드가 형성된 집적회로 칩 복수 개가 기판 또는 리드프레임에 실장된 구조를 갖는다. 본 발명에 따르면, 집적회로 칩의 주변 영역 폭이 감소됨으로써 칩 크기가 축소될 수 있고 동일 구경의 웨이퍼에서 얻을 수 있는 집적회로 칩의 수가 증가될 수 있으며 칩 설계 자유도가 증가된다. 또한, 다양한 형태의 패키지 구현이 가능하며, 특히 센터패드형으로 회로 설계된 집적회로 칩을 LOC형 패키지가 아닌 일반적인 패키지 구조로 전환할 수 있어 원가를 절감할 수 있다. 그리고, 패키지 레벨에서의 메모리 용량의 증대 및 동종 또는 이종 칩과의 적층을 통한 단일 패키지화로 실장면적 절감 등 다양한 효과를 얻을 수 있다.
집적회로 칩, 재배선, 재배치, 칩 패드, 멀티 칩 패키지Abstract translation: 要解决的问题：提供可以克服芯片尺寸减小限制的集成电路芯片。 解决方案：集成电路芯片10包括在单元区域A
单元2 ，A 单元2 之间具有周边区域A peri 的半导体基板11， 其中通过中心焊盘芯片设计形成集成电路，以及在半导体衬底11上与集成电路连接的接合焊盘布线图案12.接合焊盘布线图案12形成为具有预定图案的线的形状， 其中形成常规的接合焊盘，并且一端位于周边区域A 中。 周边区域A peri 变得比以前窄，因为不能保证接合焊盘区域，并且仅存在线形状的接合焊盘布线图案12的一部分。 半导体衬底11的总宽度减小了焊盘区域所需的量。 版权所有（C）2008，JPO＆INPIT -
公开(公告)号：KR1020060009692A
公开(公告)日：2006-02-01
申请号：KR1020040058362
申请日：2004-07-26
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L2224/32225 , H01L2224/4824 , H01L2224/73215 , H01L2924/15311 , H01L2924/15331 , H01L2924/00012 , H01L2924/00
Abstract: 반도체 패키지의 휨(warpage) 현상을 방지할 수 있는 EMC 몰딩(molding)을 수행하지 않는 BGA(Ball Grid Array) 패키지에 관해 개시한다. 이를 위해 본 발명은 ①반도체 칩이 하부에서 탑재되고 가운데 슬릿(slit)이 형성된 기판과, ②기판 하부의 다이 패드에 도포된 접착수단으로 반도체 칩과 기판과의 열팽창계수(CTE) 차이에 기인한 수축력 발생을 최소화하기 위해 부분적으로 도포된 접착수단, ③접착수단에 의해 상기 기판 하부에 부착된 반도체 칩, ④반도체 칩과 기판 상부의 본드 핑거(finger)를 슬릿을 통해 연결하는 와이어(wire)와, ⑤반도체 칩의 본드패드 및 기판의 본드 핑거를 봉합하는 엔캡슐런트(encapsulant)와, ⑥기판의 하면에 부착된 솔더볼을 구비하는 것을 특징으로 하는 EMC 몰딩을 수행하지 않는 BGA 패키지를 제공한다. 따라서 부분적으로 도포된 접착수단에 의해 반도체 패키지의 휨 발생을 억제할 수 있다.
휨(warpage), 비지에이(BGA), 접착수단, 반도체 패키지, 열팽창계수(CTE).-
公开(公告)号：KR100541394B1
公开(公告)日：2006-01-10
申请号：KR1020030058511
申请日：2003-08-23
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H05K3/3452 , H01L2224/10 , H05K3/243 , H05K2201/0989 , H05K2201/10734 , H05K2203/0577 , H05K2203/058
Abstract: 본 발명은 비한정(NSMD)형 볼 그리드 어레이(BGA) 패키지용 배선기판 및 그의 제조 방법에 관한 것으로, 솔더 마스크의 개방부의 경계면의 배선 패턴에 스트레스가 집중되는 것을 감소시켜 패턴 크랙을 방지할 수 있는 볼 그리드 어레이(BGA) 패키지용 배선기판에 관한 것이다. 본 발명에 따른 배선기판은 실질적인 솔더 볼 패드의 개방부인 제 2 개방부 보다는 넓게 제 1 개방부를 갖도록 제 1 솔더 마스크를 먼저 형성한 후 제 1 개방부에 노출된 솔더 볼 패드와 연결 패턴에 도금층을 형성하고, 제 1 솔더 마스크를 덮도록 제 2 솔더 마스크를 형성하되 제 1 개방부와 연결 패턴의 경계 부분을 덮을 수 있도록 제 1 개방부보다는 좁게 제 2 개방부를 갖는 제 2 솔더 마스크를 형성함으로써, 열적 스트레스에 취약한 제 1 개방부의 경계면 부분이 제 2 솔더 마스크에 덮여져 보호되기 때문에, 스트레스가 제 1 개방부의 경계면에 집중되는 것을 억제할 수 있다. 더불어 제 2 개방부의 경계면을 중심으로 양쪽에 동일하게 도금층이 형성된 연결 패턴 부분이 존재하기 때문에, 솔더 마스크가 개방된 부분과 덮인 부분의 금속 재질의 차이의 해소로 인한 스트레스를 감소시킬 수 있어 제 2 개방부의 경계면에서의 패턴 크랙을 억제할 수 있다. 또한 솔더 볼 패드를 중심으로 개방부의 내경이 다른 제 1 및 제 2 개방부가 겹쳐진 형태로 형성되기 때문에, 스트레스가 제 1 및 제 2 개방부의 경계면으로 분산되어 제 1 또는 제 2 개방부의 경계면에서의 패턴 크랙을 억제할 수 있다.
NSMD, 솔더 볼 패드, 비한정형, 크랙, 솔더 마스크-
公开(公告)号：KR1020010046386A
公开(公告)日：2001-06-15
申请号：KR1019990050139
申请日：1999-11-12
Applicant: 삼성전자주식회사
IPC: H01L21/78
Abstract: PURPOSE: A method for separating a wafer is provided to prevent damage to a semiconductor chip in separating the wafer into individual semiconductor chips, by using a diamond blade. CONSTITUTION: A wafer(100) is prepared. A part of the thickness of the wafer is sawed along a separation line of the wafer by the first width to form the first groove(128). The second groove(138) has the second width narrower than the first width, extending from the first groove to a thickness direction of the wafer. The third groove(148) has the third width narrower than the second width, extending from the second groove to the thickness direction of the wafer.
Abstract translation: 目的：提供一种用于分离晶片的方法，以通过使用金刚石刀片来防止在将晶片分离成单个半导体芯片时损坏半导体芯片。 构成：制备晶片（100）。 将晶片的厚度的一部分沿着晶片的分离线锯切第一宽度以形成第一凹槽（128）。 第二凹槽（138）的第二宽度比第一宽度窄，从第一凹槽延伸到晶片的厚度方向。 第三凹槽（148）的第三宽度比第二宽度窄，从第二凹槽延伸到晶片的厚度方向。
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