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31.发明公开
公开(公告)号：KR1020100056072A
公开(公告)日：2010-05-27
申请号：KR1020080115049
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H02M1/08 , H02M2001/0032 , Y02B70/16
Abstract: PURPOSE: A switching circuit using a dynamic threshold voltage device and a low area high efficiency DC-DC converter for a mobile unit including the same uses are provided to minimize a conduction loss in action mode by using a DT-CMOS transistor in which has threshold voltage it dynamics as the switching element. CONSTITUTION: A switching circuit(200) comprises a normal mode action unit(210) acting in normal mode and a standby mode operation unit(230) acting in hold mode. The normal mode action unit includes a first DT-CMOS transistor(Q1) and a second DT-CMOS transistor(Q2) with dynamic threshold voltage, and a first MOS transistor(M21) and a second MOS transistor(M22) in which are connected to diode. The standby mode operation unit comprises the first, second inverter and a third, and a forth MOS transistor. In a gate of the first DT-CMOS transistor, the source of the first MOS transistor is connected.
Abstract translation: 目的：提供使用动态阈值电压装置和低面积高效率DC-DC转换器的开关电路，用于包含相同用途的移动单元，以通过使用具有阈值的DT-CMOS晶体管来最小化动作模式下的导通损耗 将其动态电压作为开关元件。 构成：切换电路（200）包括作用于正常模式的正常模式动作单元（210）和作用于保持模式的待机模式操作单元（230）。 正常模式动作单元包括具有动态阈值电压的第一DT-CMOS晶体管（Q1）和第二DT-CMOS晶体管（Q2），以及连接有第一MOS晶体管（M21）和第二MOS晶体管（M22）的第一MOS晶体管 到二极管。 待机模式操作单元包括第一，第二反相器和第三和第四MOS晶体管。 在第一DT-CMOS晶体管的栅极中，连接第一MOS晶体管的源极。
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公开(公告)号：KR1020090064932A
公开(公告)日：2009-06-22
申请号：KR1020070132317
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/04
CPC classification number: H01L29/7436
Abstract: An ESD(ElectroStatic Discharge) protection element is provided to form a protection circuit satisfactory for various ESD performance indexes by forming a CMOS structure in a SCR structure in order to form a new structure thereof. A drain terminal of a PMOS field effect transistor(PMOSFET)(123) is connected to an anode terminal formed on a semiconductor substrate. A source terminal(122) of a first NMOS field effect transistor(NMOSFET)(113) is connected to a cathode terminal(101) formed on the semiconductor substrate. A plurality of RC networks are connected to a gate terminal of the PMOSFET and a gate terminal of the NMOSFET, respectively in order to apply biases. A source terminal of the PMOSFET is connected with a drain terminal through a metal.
Abstract translation: 提供ESD（静电放电）保护元件，通过在SCR结构中形成CMOS结构以形成新的结构，形成满足各种ESD性能指标的保护电路。 PMOS场效应晶体管（PMOSFET）（123）的漏极端子连接到形成在半导体衬底上的阳极端子。 第一NMOS场效应晶体管（NMOSFET）（113）的源极端子（122）连接到形成在半导体衬底上的阴极端子（101）。 多个RC网络分别连接到PMOSFET的栅极端子和NMOSFET的栅极端子以施加偏压。 PMOSFET的源极端子通过金属与漏极端子连接。
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公开(公告)号：KR100250488B1
公开(公告)日：2000-04-01
申请号：KR1019970072769
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/33
Abstract: PURPOSE: A method for manufacturing a Bi-LDMOSFET(Bipolar Lateral Double diffused Metal-Oxide-Semiconductor Field Effect Transistor) is provided to embody an intelligent device of high resisting pressure/high speed/lower power/high reliability/low degradation with a characteristic of a high resisting pressure in a sub-micron level. CONSTITUTION: An epitaxial layer(2) is formed on a silicon wafer(1). A structure of SOI and a p-well(3) are formed. A trench isolation process is performed on the substrate(1) of the SOI structure. An open type drain(5) is formed thereon. A gate oxide layer is grown on a whole structure. An ion implanting process is performed by using a mask. An active base region on a bipolar forming region is formed and a gate electrode and an emitter electrode are formed. A side oxide layer(15) is formed to isolate a source-drain and an emitter-base. The nitride layer is deposited to embody a minimized inactive base region. A dry-etching process and a selective isolation process for a thermal oxide layer(16) are performed to form an inactive base region. An inactive base region is formed by etching the remaining side nitride layer of the emitter. A collector region and a source region are formed by using an ion implanting process. A polysilicon(20) is deposited. A dry-etching process for the polysilicon(20) is performed except the polysilicon(20) of the base region. An oxide layer(21) is deposited on the whole structure. The source/gate/drain/emitter/base/collector regions are exposed by performing the etching process using a mask. A metal contact is formed thereon.
Abstract translation: 目的：提供一种用于制造Bi-LDMOSFET（双极侧向双扩散金属氧化物半导体场效应晶体管）的方法，以实现具有高耐压/高速/低功率/高可靠性/低退化的智能装置，具有特征 在亚微米级别具有高抗压力。 构成：在硅晶片（1）上形成外延层（2）。 形成SOI和p阱（3）的结构。 在SOI结构的衬底（1）上进行沟槽隔离处理。 在其上形成开放型漏极（5）。 栅氧化层在整个结构上生长。 通过使用掩模进行离子注入处理。 形成双极形成区域上的有源基区，形成栅电极和发射极。 形成侧面氧化物层（15）以隔离源极 - 漏极和发射极 - 基极。 沉积氮化物层以体现最小化的非活性碱性区域。 执行用于热氧化物层（16）的干法蚀刻工艺和选择性分离工艺以形成无活性碱性区域。 通过蚀刻发射体的剩余侧氮化物层形成非活性基区。 通过使用离子注入工艺形成集电极区域和源极区域。 沉积多晶硅（20）。 除了基极区域的多晶硅（20）之外，还执行多晶硅（20）的干蚀刻工艺。 氧化物层（21）沉积在整个结构上。 通过使用掩模执行蚀刻工艺来暴露源极/栅极/漏极/发射极/基极/集电极区域。 在其上形成金属接触。
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公开(公告)号：KR1019980044982A
公开(公告)日：1998-09-15
申请号：KR1019960063139
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H01L21/8248
Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지탈 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PAS를 이용한 고집적도, 고주파용 PSA 소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이 과정에서 VDMOS의 on-저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의ㅎ한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.
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公开(公告)号：KR1019950008251B1
公开(公告)日：1995-07-26
申请号：KR1019920024456
申请日：1992-12-16
IPC: H01L29/73
Abstract: This method minimizes the size and the parasitic junction capacitance of devices by self-aligning an emitter, a base, a collector electrode, and an activation region with polycrystaline silicon. The method includes the steps of: forming n- epitaxial layer (3), buffer layer (4), nitride layer (5), polycrystal silicon layer (6), and low temerature deposited oxide layer (7) on the p-type silicon substrate (1) sequentially; spreading n+-type polycrystal silicon layer (12) for a collector electrode, forming silicide layer (13) and low temperature deposited oxide layer (14), and spreading the first photoresist layer (15) and the second photoresist layer (16) sequentially; removing the photoresist layers and low temperature deposited oxide layer by dry etching process, forming selectively thermal oxide layer (14a) on the exposed area of the n+-type polycrystal silicon layer and isolating the n+-type polycrystal silicon layer with other electrode sequentially.
Abstract translation: 该方法通过使发射极，基极，集电极电极和具有多晶硅的激活区域自对准来最小化器件的尺寸和寄生结电容。 该方法包括以下步骤：在p型硅上形成n-外延层（3），缓冲层（4），氮化物层（5），多晶硅层（6）和低温沉积氧化物层（7） 基板（1）; 扩散用于集电极的n +型多晶硅层（12），形成硅化物层（13）和低温沉积氧化物层（14），并依次铺展第一光致抗蚀剂层（15）和第二光致抗蚀剂层（16） 通过干蚀刻工艺去除光致抗蚀剂层和低温沉积氧化物层，在n +型多晶硅层的暴露区域上选择性地形成热氧化物层（14a），并依次与其他电极隔离n +型多晶硅层。
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Patent Agency Ranking
公开(公告)号：KR1019930011283A
公开(公告)日：1993-06-24
申请号：KR1019910021084
申请日：1991-11-25
IPC: H01L21/328
Abstract: 본 발명은 컴퓨터, 통신기기 및 고속정보처리시스템에서 필요로하는 고속바이폴라소자의 제조방법에 관한 것으로서, 종래에는 에미티-베이스 다결정실리콘전극간의 격리를 위한 측벽산화막을 소자의 활성영역안쪽에 정의함으로써, 서브미크론의 에미터선폭을 쉽게 실현할 수 있으나, 두가지의 중요한 단점을 가진다.
첫째, P+다결정실리콘의 선택적 건식시각을 위한 P+다결정 실리콘의 열적산화막 성장시, 붕소(boron)의 역확산에 의한 베이스 접합깊이의 불균일성, 즉 비활성 및 활성 베이스영역을 형성하기 위한 P+불순물의 동시주입으로 베이스의 접합깊이 및 불순물분포의 제어가 어렵다.
둘째, 소자의 전체크기를 결정짓 P+다결정실리콘의 선행정의는 에미터-베이스 및 베이스-콜렉터간이 격리를 위한 P+다결정실리콘의 건식식각시, 식각의 종점결정을 어렵게 한다.
이러한 단점들을 소자제조공정상이 신뢰도를 떨어뜨리는 결과를 초래한다.
본 발명은 소자의 비활성베이스 다결정실리콘 전극을 활성베이스영역과 구분하여 BSG산화막으로 부터 붕소(boron)를 도핑하고 활성베이스영역은 차후 이온주입으로 조절함으로써 불순물농도 및 접합깊이의 제어가 용이하고, 또한 에미터-베이스 격리구간의 건식식각시 넓은 필드 산화막영역이 노출되므로써 건식식각의 종점조정이 용이하게 하여, 바이폴라소자의 전기적특성의 균질화와 공정신뢰도 및 소자성능을 향상시키도록 한 것이다.-
公开(公告)号：KR1019930011272A
公开(公告)日：1993-06-24
申请号：KR1019910021082
申请日：1991-11-25
IPC: H01L29/732
Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 요하는 시스템에 적용될 수 있는 PSA바이폴라소자 제조방법에 관한 것으로서, 현재까지의 PSA바이폴라소자는 베이스와 컬렉터 전극이 자기정렬되지 않기 때문에 칩집적도의 향상과 기판 접합용량의 감소에 한계가 있으며, 비활성베이스 전극파 컬렉터 전극을 격리시키기 위한 산화막영역은 매몰층 면적의 증가를 초래하여 결과적으로 소자의 칩집적도와 스위칭속도를 저하시키는 등의 문제점이 있었다.
본 발명은 자기정렬된 수직구조의 컬렉터전극을 형성함으로써 바이폴라 소자의 칩 집적도와 스위칭 속도를 향상시킬 수 있도록 바이폴라소자 제조방법을 제공하는 것이다.-
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公开(公告)号：KR102013226B1
公开(公告)日：2019-08-22
申请号：KR1020120130550
申请日：2012-11-16
Applicant: 한국전자통신연구원 , 단국대학교 산학협력단
IPC: H01L29/739 , H01L29/66 , H01L21/31
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