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公开(公告)号：KR1020040045513A
公开(公告)日：2004-06-02
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A PDP and a method for manufacturing the PDP are provided to achieve a low voltage and low power operation by lowering a plasma generating voltage and improve an effective cell efficiency and discharge response speed. CONSTITUTION: A plasma display panel comprises a first substrate, a second substrate(800), a barrier rib(700), a phosphor layer(850), an electron gun(900), and a discharge electrode. The second substrate is spaced apart from the first substrate and provides a space for discharge gas. The barrier rib defines cells between the first substrate and the second substrate. The phosphor layer is formed on the second substrate. The electron gun is formed on the first substrate and discharges the electrons for discharging the gas. The discharge electrode is formed on the rear surface of the first substrate and applies AC voltage for discharging.
Abstract translation: 目的：提供PDP和制造PDP的方法，通过降低等离子体产生电压并提高有效的电池效率和放电响应速度来实现低电压和低功率操作。 构成：等离子体显示面板包括第一基板，第二基板（800），隔壁（700），荧光体层（850），电子枪（900）和放电电极。 第二基板与第一基板间隔开并提供放电气体的空间。 隔壁限定了第一基板和第二基板之间的单元。 磷光体层形成在第二基板上。 电子枪形成在第一衬底上并排出用于排出气体的电子。 放电电极形成在第一基板的后表面上并施加用于放电的AC电压。
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公开(公告)号：KR1020030013557A
公开(公告)日：2003-02-15
申请号：KR1020010047622
申请日：2001-08-08
Applicant: 한국전자통신연구원
IPC: H01L21/768
Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.
Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在金属图案化的工艺之后形成金属图案来通过在柱状金属图案上连接金属层来防止细柱型金属图案 通过具有由金属层制成的下金属互连和金属垫，以及通过使金属图案的下部比上部更宽而形成下金属互连的层。 构成：在半导体衬底（301）上形成层间电介质，并构图以形成接触孔，以使衬底的预定部分露出。 在层间电介质上依次形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC图案化。 蚀刻暴露部分中的金属层以形成下部金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 对光致抗蚀剂层进行图案化以使光致抗蚀剂层留在下部金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案和下金属互连的侧壁上形成间隔物（306）之后，暴露部分中的金属层被蚀刻。 第二层间电介质（313）形成并平坦化，直到金属图案的表面露出。 在第二层间电介质上形成金属互连。
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公开(公告)号：KR1020060067101A
公开(公告)日：2006-06-19
申请号：KR1020050037970
申请日：2005-05-06
Applicant: 한국전자통신연구원
IPC: H01L27/12 , H01L21/265 , H01L21/20 , B82Y10/00
CPC classification number: H01L21/76256 , H01L21/76243 , H01L27/1203
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계와, 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계와, 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계와, 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계와, 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，其中在第一晶片的预定深度处形成埋入氧化物层， 在第一晶片上形成氧化膜;将第二晶片接合在第一晶片上;选择性地移除氧化膜，使得第一晶片的下部暴露; 通过使用掩埋氧化物层选择性地去除暴露的第一晶片的下部部分以暴露第一晶片的上部部分，然后去除预定厚度的暴露的第一晶片的上部部分; （CMP）工艺等不被使用，该工艺相对简单且易于实施，并且高质量 有迹象表明，可以产生具有一个超薄的效果的特征的SOI衬底的作品。
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公开(公告)号：KR1020060067093A
公开(公告)日：2006-06-19
申请号：KR1020050034402
申请日：2005-04-26
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/76251 , H01L21/76243
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，其中在第一晶片的预定深度处形成埋入氧化物层，在第一晶片上形成第一氧化物膜， 在去除第一晶片上的第一氧化物膜之后，在第一晶片的暴露的上表面上顺序地形成半导体外延层和半导体层，从而露出第一晶片的上表面; 和第二氧化物膜键合到第二晶片上的半导体层上形成预定厚度的步骤中形成，第一晶片底部的半导体层以暴露所述第一氧化膜，第一晶片下面的掩埋氧化物层，所述掩埋氧化物 并且顺序地去除半导体外延层和掩埋氧化物层之间的第一晶片和半导体外延层， 简单，易于实现的，高均匀性和有，有可能制造具有超薄膜的特性的SOI衬底的效果。
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公开(公告)号：KR100536140B1
公开(公告)日：2005-12-14
申请号：KR1020020074015
申请日：2002-11-26
Applicant: 한국전자통신연구원
IPC: H01L21/205
Abstract: 본 발명은 반도체 소자의 제조 장치 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 낮은 온도에서 신뢰성이 높은 절연막을 효과적으로 형성 할 수 있는 반도체 소자의 제조 장치 및 이를 이용한 반도체 소자의 제조 방법을 제공한다.
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Patent Agency Ranking
公开(公告)号：KR1020050067008A
公开(公告)日：2005-06-30
申请号：KR1020040107867
申请日：2004-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 스트레인드 실리콘 채널층과 도핑된 SiGe층이 적층되어 형성된 SOI 기판을 이용하여 SiGe와 스트레인드 실리콘 간의 높은 식각선택비를 이용하여 상대적으로 용이하게 완전공핍평 채널소자를 제조할 수 있을 뿐만 아니라, 접합저항과 용량의 감소를 비교적 단순한 공정으로 가능하게 하는 소오스/드레인 공정과, 고성능 소자에 필수적인 금속 게이트의 적용과 게이트 폭의 축소가 용이한 반도체 소자의 제조 방법을 제공한다.
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公开(公告)号：KR1020050066968A
公开(公告)日：2005-06-30
申请号：KR1020040069589
申请日：2004-09-01
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/785 , H01L21/76205 , H01L21/7624 , H01L29/42312 , H01L29/4232 , H01L29/7831
Abstract: 본 발명은 다중 게이트 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로, SOI(Silicon-On Insulator) 기판을 이용하여 2개의 실리콘 핀(fin)이 수직으로 적층된 구조를 형성하고, 상부 실리콘 핀의 4측면과 하부 실리콘 핀의 3측면을 채널로 이용함으로써 채널 폭이 증가되어 소자의 전류구동력이 향상되고, 공정의 최적화 및 안정화를 통해 저전력 및 고성능의 나노급 반도체 집적회로(IC) 및 고집적 메모리 집적회로(IC)를 제작할 수 있다.
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公开(公告)号：KR1020050066963A
公开(公告)日：2005-06-30
申请号：KR1020040061205
申请日：2004-08-03
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1020050066933A
公开(公告)日：2005-06-30
申请号：KR1020040015071
申请日：2004-03-05
Applicant: 한국전자통신연구원
IPC: H01L21/027
CPC classification number: H01L21/0337 , G03F7/40 , H01L21/0338 , H01L21/31144
Abstract: 본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, (a) 식각하고자 하는 대상층 상부에 제 1 식각 배리어층, 등방성 트리밍층 및 감광막을 형성하는 단계와, (b) 감광막을 패터닝하는 단계와, (c) 패터닝된 감광막을 마스크로 등방성 트리밍층을 비등방성 식각하고, 등방성 식각으로 소정의 선폭이 얻어질 때까지 식각하는 단계와, (d) 잔류한 감광막을 제거하고 패터닝된 상기 등방성 트리밍층을 식각 마스크로 제 1 식각 배리어층 및 대상층을 차례로 패터닝하는 반도체 소자의 패턴 형성방법을 제공한다.
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公开(公告)号：KR1020050060170A
公开(公告)日：2005-06-22
申请号：KR1020030091708
申请日：2003-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 초박형 SOI 웨이퍼 제조 방법에 관해 개시한다. 내부에는 수소 주입층 및 매몰 산화층이 형성되고, 표면에는 산화막이 형성된 콘트롤 웨이퍼를 준비한다. 상기 콘트롤 웨이퍼의 산화막 표면에 핸들 웨이퍼를 접합한 후 스마트 컷 방법으로 상기 수소 주입층 하부의 콘트롤 웨이퍼를 제거한다. 상기 매몰 산화층 상부의 실리콘 및 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 연마한다. 본 발명의 SOI 웨이퍼는 웨이퍼 수준에서 높은 두께 균일도와 우수한 막질을 갖는 실리콘 활성층을 포함하며, 저비용으로 제조가 가능하다.
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