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公开(公告)号：KR1020060065446A
公开(公告)日：2006-06-14
申请号：KR1020050039177
申请日：2005-05-11
Applicant: 한국전자통신연구원
IPC: H03K19/00
CPC classification number: H03G1/0023 , H03G1/0088 , H03K19/018521
Abstract: 본 발명은 가변 이득 증폭기(Variable Gain Amplifier, 이하, 'VGA'라 함)의 출력버퍼에 관한 것으로, 적어도 하나의 VGA 셀을 포함하는 VGA의 출력단에서 다양한 크기의 출력신호를 구동하기 위한 출력버퍼에 있어서, 상기 VGA 셀로부터 출력된 전압신호를 제공받아 완충하기 위한 제1 수단과, 상기 제1 수단에 접속되어 가변적인 전류 바이어스를 공급하기 위한 제2 수단과, 상기 제2 수단에 접속되어 상기 VGA 셀로부터 출력된 전압신호의 충분한 전압스윙을 제공하기 위한 제3 수단을 포함함으로써, 저전압 동작의 VGA에서 충분히 큰 출력신호의 스윙(swing)에 대해서도 저왜곡(low distortion) 및 고대역(high frequency bandwidth)의 안정된 특성을 가지며, MOS 집적회로(IC)에 내장할 수 있으며, 간단히 구현할 뿐만 아니라 그 면적을 최소화할 수 있는 효과가 있다.
가변 이득 증폭기, CMOS, 출력버퍼, 가변 전류원, 가변 저항-
公开(公告)号：KR100506351B1
公开(公告)日：2005-08-05
申请号：KR1020020078446
申请日：2002-12-10
Applicant: 한국전자통신연구원
IPC: H03G3/30
CPC classification number: H03G1/0029 , H03F1/3211 , H03F3/45188 , H03F2203/45288 , H03F2203/45398 , H03F2203/45702
Abstract: 본 발명은 CMOS 가변 이득 증폭기(variable gain amplifier)에 관한 것으로, 본 발명에 따른 가변 이득 증폭기는 제 1 및 제 2 입력 전압을 차동 입력하기 위한 제 1 수단과, 조절 전압에 따라 트랜스컨덕턴스의 크기를 조절하여 다양한 출력 전류를 발생하기 위한 제 2 수단과, 상기 조절 전압 및 바이어스 전압을 차동 입력하여 미러 형태의 전류를 발생하고, 상기 미러 전류를 이용하여 상기 제 2 수단에 안정적인 전류를 공급하기 위한 제 3 수단과, 상기 제 2 수단에 의해 발생된 출력 전류에 따라 가변 이득을 갖는 출력 전압을 발생하기 위한 제 4 수단을 포함하여 이루어져, 안정된 전류 바이어스 공급에 의한 저전압 및 고속 동작 범위에서 저왜곡, 고선형성의 이득을 조절하는 기능을 제공하며, 조절 전압에 의해서 넓은 범위에서 전압 이득을 조절할 수 있는 가변 이득 증폭기가 제시된다.
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公开(公告)号：KR100499858B1
公开(公告)日：2005-07-08
申请号：KR1020020078447
申请日：2002-12-10
Applicant: 한국전자통신연구원
IPC: H03G3/30
CPC classification number: H03F3/45179 , H03G1/0023
Abstract: 본 발명은 CMOS 가변 이득 증폭기(variable gain amplifier; VGA)에 관한 것으로, 넓은 범위의 전압을 입력하여 전류로 변환시키기 위한 전압-전류 변환기와, 상기 전압-전류 변환기로부터의 전류를 입력하고 제 1 및 제 2 조절 전압에 따라 출력 전류의 크기를 조절하기 위한 전류 공유 회로와, 상기 전류 공유 회로로부터의 출력 전류를 입력하여 바이어스 전압에 따라 차동 전압으로 변환시켜 가변 이득을 얻기 위한 전류-전압 변환기를 포함하여 이루어져, 전류 공유 회로를 구성하는 NMOS 트랜지스터의 게이트 전압 대비 드레인단의 출력 전류의 크기를 조절하여 가변 이득을 갖는 전압 증폭기를 제공함으로써 낮은 공급 전원에서 고속으로 동작하는 집적회로(IC)형 가변 이득 증폭기가 제공된다.
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公开(公告)号：KR100499855B1
公开(公告)日：2005-07-07
申请号：KR1020020079286
申请日：2002-12-12
Applicant: 한국전자통신연구원
IPC: H03G3/30
CPC classification number: H03G1/0023 , H03F3/4508
Abstract: 본 발명은 가변 이득 증폭기에 관한 것으로, 저전압에서 동작하고, 저왜곡(low distoration), 고선형성(high linearity), 광대역 동작특성을 얻기 위하여, 캐스코드 형태의 차동 입력단(differential pair)으로 제1 및 제2 입력신호를 입력받고, 상기 제1 및 제2 입력신호의 차신호를 증폭하여 제1 및 제2 차동신호를 출력하되, 이득조절전압 신호에 따라 상기 차신호의 가변 전압 이득을 제어하는 입력신호 인가 및 가변 이득 조절부와, 상기 입력신호 인가 및 가변 이득 조절부로부터 출력되는 상기 제1 및 제2 차동신호를 입력받고, 제1 및 제2 바이어스 전압에 따라 상기 제1 및 제2 차동신호를 전압형태의 제1 및 제2 출력전압으로 변환하여 출력하는 전류/전압 변환부를 포함하되, 상기 입력신호 인가 및 가변 이득 조절부는 상기 전류/전압 변환부로부터 부궤환(negative feedba ck) 접속과 함께 전류 또는 전압입력 형태의 구성을 갖는 것을 특징으로 하는 가변 이득 증폭기를 개시한다.
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公开(公告)号：KR1020050066046A
公开(公告)日：2005-06-30
申请号：KR1020030097244
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H03K3/021
CPC classification number: H03F3/45928 , H03F3/45179 , H03F3/45475 , H03F2203/45212 , H03F2203/45482 , H03F2203/45484 , H03F2203/45508 , H03G7/001
Abstract: 온도 변화에 따른 이득을 보상할 수 있는 지수 함수 발생기 회로를 개시한다. 개시된 본 발명의 지수 함수 발생기 회로는, 외부 조정 전압 신호의 크기를 조절하는 조정 전압 조절부, 상기 조정 전압 조절부의 출력 신호에 의해 지수 함수 전류 및 전압을 발생하는 지수 함수 발생부, 상기 지수 함수 발생부에 기준 전압을 제공하는 기준 전압 발생부, 및 상기 조정 전압 발생부의 온도 변화에 따라 상기 조정 전압 조절부의 출력을 보상하는 온도 보상부를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR100450755B1
公开(公告)日：2004-10-01
申请号：KR1020020031287
申请日：2002-06-04
Applicant: 한국전자통신연구원
IPC: H03F3/45
Abstract: PURPOSE: A transconductance amplifier having high linearity and high gain is provided to maintain the linearity without increasing the current by forming an input terminal with NMOS transistors and PMOS transistors. CONSTITUTION: A transconductance amplifier having high linearity and high gain includes the first and the second input terminals and the first and the second output terminals. Input signals are inputted into a plurality of NMOS transistors(mn1-mn6) and a plurality of PMOS transistors(mp1-mp6) of the first and the second input terminals. The input signals received from the first and the second input terminals are amplified as much as the gain proportional to the conductance of the NMOS transistors(mn1-mn6) and the PMOS transistors(mp1-mp6). The amplified input signals are outputted to the first and the second output terminals.
Abstract translation: 目的：提供具有高线性度和高增益的跨导放大器，以通过形成具有NMOS晶体管和PMOS晶体管的输入端子来保持线性而不增加电流。 组成：具有高线性度和高增益的跨导放大器包括第一和第二输入端以及第一和第二输出端。 输入信号被输入到第一和第二输入端的多个NMOS晶体管（mn1-mn6）和多个PMOS晶体管（mp1-mp6）中。 从第一和第二输入端子接收的输入信号被放大与与NMOS晶体管（mn1-mn6）和PMOS晶体管（mp1-mp6）的电导成比例的增益。 放大的输入信号被输出到第一和第二输出端子。
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公开(公告)号：KR100263300B1
公开(公告)日：2000-08-01
申请号：KR1019970047174
申请日：1997-09-12
Applicant: 한국전자통신연구원
IPC: H03J7/00
Abstract: PURPOSE: A tuning circuit in a filter is provided to secure an exact frequency locking property without affect by an external reference voltage value by adopting a frequency locked loop type. CONSTITUTION: A reference voltage supplying circuit(1) consists of two switches(SW1,SW2) respectively operated according to clock signals(pi 1,pi 2). An externally supplied reference voltage(Vref) is transferred to a transconductance control part(2) according to a switch operation of the switches(SW1,SW2). The transconductance control part(2) consists of a transconductor(Gm1), a switch(SW3) operated by the clock signal(pi 2), a capacitor(C) for charging and discharging. The transconductor(Gm1) converts a voltage(V1) from the reference voltage supplying part(1) into a current(i1) according to a tuning signal fed back from an output signal comparing and tuning signal generating circuit(4). The output current(i1) is converted into a voltage(Vo) through the capacitor(C) and the converted voltage is supplied to a sampling part(3). The sampling part(3) consists of a switch(SW4) operated by a clock signal(pi 3) and a capacitor(Cs). The sampling part(3) samples a voltage(Vcs) from the capacitor(Cs) to supply a signal of the same magnitude as the reference voltage to the circuit(4). The circuit(4) consists of two transconductors(Gm2,Gm3) and inverts the reference voltage from the reference voltage supplying part(1). The circuit(4) compares the inverted reference voltage with a signal from the sampling part(3) to generate a final tuning voltage(Vc).
Abstract translation: 目的：提供滤波器中的调谐电路，通过采用锁频环路类型来确保精确的频率锁定特性，而不受外部参考电压值的影响。 构成：参考电压供给电路（1）由分别根据时钟信号（pi 1，pi 2）操作的两个开关（SW1，SW2）组成。 外部提供的参考电压（Vref）根据开关（SW1，SW2）的开关操作被传送到跨导控制部分（2）。 跨导控制部分（2）由跨导体（Gm1），由时钟信号（pi 2）操作的开关（SW3），用于充电和放电的电容器（C））组成。 跨导体（Gm1）根据从输出信号比较和调谐信号生成电路（4）反馈的调谐信号，将基准电压供给部（1）的电压（V1）变换为电流（i1）。 输出电流（i1）通过电容器（C）转换为电压（Vo），转换后的电压被提供给取样部分（3）。 采样部分（3）包括由时钟信号（pi 3）和电容器（Cs）操作的开关（SW4）。 采样部分（3）从电容器（Cs）采样电压（Vcs），以向电路（4）提供与参考电压相同大小的信号。 电路（4）由两个跨导体（Gm2，Gm3）组成，并使参考电压供应部分（1）的参考电压反相。 电路（4）将反相参考电压与来自采样部分（3）的信号进行比较，以产生最终调谐电压（Vc）。
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公开(公告)号：KR1019990052176A
公开(公告)日：1999-07-05
申请号：KR1019970071625
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/40
Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.
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公开(公告)号：KR1019980044116A
公开(公告)日：1998-09-05
申请号：KR1019960062145
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: H03K19/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
CMOS 오프셋 트리밍 및 오프셋 발생 회로.
2. 발명이 해결하려고 하는 기술적 과제
CMOS 아날로그 회로에서 발생한 오프셋을 보정하기 위한 최적의 값을 찾아내고, 그 값으로 트리밍하고자 함.
3. 발명의 해결방법의 요지
최적의 오프셋 보정 값을 찾기 위한 데이터나 찾은 값으로 트리밍할 데이터를 입력 클럭에 따라 로드하는 플립플롭(1)과, 상기 플립플롭에 로드된 데이터와 모드 선택신호를 입력받아 해당 모드에서 찾은 최적의 오프셋 보정 값으로 전체회로를 세팅하는 퓨즈회로(3), 및 상기 플립플롭에 로드된 데이터와 퓨즈회로의 출력 데이터 중 동작 모드에 따라 어느 하나를 선택하여 트리밍 출력신호로 출력하는 선택논리 회로(2)를 구비함.
4. 발명의 중요한 용도
믹서(mixer), 아날로그/디지탈 변환기(ADC), OP 앰프 등과 같은 모든 CMOS 아날로그 회로에 이용됨.-
公开(公告)号：KR101905586B1
公开(公告)日：2018-10-10
申请号：KR1020120151064
申请日：2012-12-21
Applicant: 한국전자통신연구원
IPC: G05F1/67
CPC classification number: H02J3/385 , H02M3/1588 , Y02B70/1466 , Y02E10/58
Abstract: 본발명의따른최대전력추출장치는전지, 복수의저항중 선택된저항에따라상기전지로부터출력되는제 1 전력의크기를조절하는, 그리고상기선택된저항에따라상기제 1 전력의크기가조절되는동작전압및 기준전압간의크기차이에따른비교신호를발생하는전압제어부, 상기전지와부하사이에연결되고, 제 1 및제 2 스위칭제어신호에응답하여상기비교신호의크기차이에따른상기동작전압의크기를조절하는스위칭부, 상기제 1 및제 2 스위칭제어신호를발생하여상기비교신호에따른상기동작전압및 상기기준전압간의크기를소정오차범위내로줄이는스위칭제어부, 상기비교신호가상기소정오차범위내로줄어들었을경우, 상기제 1 또는제 2 스위칭제어신호가발생한수를소정시간동안카운트한제 1 동작횟수를측정하는최대전력제어부를포함하되, 상기최대전력제어부는상기제 1 동작횟수와내부적으로저장된상기동작전압에따른상기부하에서의최대전력의크기를카운터한제 2 동작횟수를비교하며, 비교결과에따라상기복수의저항에대한선택을변경하는선택신호를발생하여상기제 1 전력의크기를조절한다.
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