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公开(公告)号：KR100178494B1
公开(公告)日：1999-04-01
申请号：KR1019960068946
申请日：1996-12-20
IPC: H03L7/00
Abstract: 본 발명은 동기식 회로 시스템으로 입력되는 비동기 리셋(reset) 신호를 시스템 클럭으로 동기화시키고 동기화된 리셋 신호로 시스템을 정확히 초기화시키기 위하여, 동기화된 리셋 신호가 천이하는 부근에서 클럭신호가 존재하지 않도록 구성한, 클럭신호 조절기를 가진 비동기 리셋 신호 동기장치에 관한 것이다. 본 발명에 따른 비동기 리셋 신호 동기장치는, 외부로부터 시스템을 리셋시켜 주기 위한 비동기성의 리셋 신호인 RESET 신호를 입력으로 하고 외부로부터 시스템을 동작시키기 위한 클럭신호인 CLK를 입력으로 하는 제1 D-형 플립플롭(1), 제1 인버터(8), 제2 인버터(9), 제2 D-형 플립플롭(2), 제3 인버터(10), 제3 D-형 플립플롭(3), 제4 D-형 플립플롭(4), 제5 D-형 플립플롭(5), 2-입력 배타적 NOR 게이트(6) 및 2-입력 AND 게이트(7)로 이루어져, 상기 RESET 신호로부터 CLK에 동기된 리셋신호인 RESET_I를 생성시키고, RESET_I의 천이점 전후의 임의의 구간에서만 발진이 억제된 클럭신호인 CLK_I를 생성하도록 구성된 것을 특징으로 한다. 본 발명에 따른 비동기 리셋 신호 동기장치는, RESET_I의 천이점 전후의 임의의 구간 만을 CLK_I의 발진을 억제시켜 주고, 글리치가 없는 CLK_I를 제공하여 주므로, 정확하고 안정된 시스템 초기화 장치로 사용될 수 있을 뿐 아니라, 반도체 집적회로 설계에 있어서 시뮬레이션시 초기화 작업을 매우 용이하게 수행할 수가 있다.
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公开(公告)号：KR100150237B1
公开(公告)日：1998-11-02
申请号：KR1019940036369
申请日：1994-12-23
IPC: H04L7/08
Abstract: 본 발명은 프레임동기된 STM-1 또는 STM-4 신호를 수신하여 저속의 병렬 신호로 변환한 후, 프레이밍 바이트에 대해서만 BIP-8 코드를 계산하고 프레이밍 바이트가 아닌 구간에서는 지금까지 계산된 BIP-8 코드를 그대로 유지하고 있다가 다음 번에 수신되는 프레이밍 바이트에서 연속적으로 BIP-8 코드를 계산하고, 외부의 중앙처리장치에 의해 해당 레지스터가 읽혀지면 그때까지의 계산된 BIP-8 코드값이 데이타 버스로 보내지고 BIP-8 코드를 생성하는 코드생성기는 클리어되어 다음번에 수신되는 프레이밍 바이트에서 새로운 BIP-8 코드를 계산하는 동기 전송 시스템의 프레이밍 바이트 에러 검출기에 관한 것으로서, 다음번에 이 레지스터가 읽혀질 때 까지의 시간구간 동안에 프레이밍 바이트에서의 전송오류를 하나의 레지스터를 이용하여 확인할 수 있다는 장점이 있다.
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公开(公告)号：KR1019960027396A
公开(公告)日：1996-07-22
申请号：KR1019940036380
申请日：1994-12-23
IPC: H04B1/16
Abstract: 본 발명은 입력되는 시스템 상태신호를 이용해서 전송시스템에서 필요로하는 경보신호를 발생시키는 고속경보발생장치에 관한 것으로, 입력상태신호와, 입력상태신호를 주기적으로 검색하도록 하는 두개의 제어신호들(CS1, CS2)을 받아들이고 계수기초기화신호와 계수기동작신호 및 경보신호를 출력하는 입력상태검출 및 경보 발생회로(11)와, 이 입력상태 검출 및 경보발생회로(11)로 부터의 계수기초기화신호 및 계수기동작신호를 받아들여서 계수를 수생하고 계수가 완료되면 계수완료신호를 입력상태검출 및 경보발생회로(11)로 제공하는 계수기회로(12)로 구성된다. 이로써, 고속 전송 시스템으로 안정된 경보신호를 공급할 수 있는 회로를 간단하게 구성할 수 있다.
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公开(公告)号：KR101449485B1
公开(公告)日：2014-10-14
申请号：KR1020110003546
申请日：2011-01-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 탐지대상이 사람인지 또는 동물인지를 보다 정확하게 식별할 수 있도록 하는 사람 및 동물 식별 장치 및 방법에 관한 것으로,
상기 사람 및 동물 식별 장치는, 사람과 동물의 감각을 선택적으로 자극시키기 위한 자극신호를 발생하여, 탐지대상에 제공하는 탐지대상 자극부; 및 상기 자극신호에 대한 상기 탐지대상의 반응을 탐지하여, 상기 탐지대상이 사람인지 동물인지를 식별하는 탐지대상 식별부를 포함한다.Abstract translation: 目的：提供人和动物识别装置及其方法以选择性地刺激检测目标的感觉并检测其检测反应，从而准确地识别检测目标是否人或动物。 构成：人和动物识别装置包括检测对象感测部（210），检测对象刺激部（220）和检测对象识别部（230）。 检测对象检测部在检测区域配备有检测传感器，并检测人和动物的存在。 检测对象感测部包括刺激信号生成部（221）和刺激信号输出部（222），并将刺激信号提供给检测对象（100），以选择性地刺激人与动物的感觉。 检测对象识别部由反应检测部（231）和反应分析部（232）构成。 反应检测部使用图像处理方法或距离测量方法，根据刺激信号检测检测对象的反应。 反应分析部通过考虑反应检测部的检测结果和刺激信号的种类来识别检测对象是人还是动物。
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公开(公告)号：KR101292667B1
公开(公告)日：2013-08-02
申请号：KR1020100027986
申请日：2010-03-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 송신기의 동적 영역 및 신호대 잡음비를 향상 시킬 수 있도록 하는 디지털 RF 컨버터 및 이를 포함하는 디지털 RF 변조기와 송신기에 관한 것으로, 상기 디지털 RF 컨버터는 제1 샘플링 속도로, 입력 신호 중 최하위 n비트에 상응하는 전류 크기를 발생하는 DSMB(Delta-sigma modulated bits) 서브 블록; 상기 제1 샘플링 속도 보다 낮은 제2 샘플링 속도로, 상기 입력 신호 중 중간의 k비트에 상응하는 전류 크기를 발생하는 LSB(Least-Significant Bit) 서브 블록; 및 상기 제2 샘플링 속도로, 상기 입력 신호 중 최상위 m비트에 상응하는 전류 크기를 발생하는 MSB(Most-Significant Bit) 서브 블록을 포함할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020120066307A
公开(公告)日：2012-06-22
申请号：KR1020100127576
申请日：2010-12-14
Applicant: 한국전자통신연구원
IPC: G01S13/02
CPC classification number: G01S7/2921 , H03M1/1215 , H03M1/1265 , G01S13/02
Abstract: PURPOSE: A time-interleaving type pulse-signal recovering device is provided to reduce a time to restore a pulse signal received from a receiver. CONSTITUTION: A time-interleaving type pulse-signal recovering device comprises a plurality of sampling blocks, a sampling clock generator, and a multiplexer(120). The sampling block comprises buffer arrays(100_1-100_N). The buffer array generates a plurality of signals by using a sampling period. A plurality of the sampling blocks comprises a track and hold unit. The track and hold unit senses the level of a received pulse signal. The multiplexer inputs the output signal of the track and hold unit and outputs one input signal from a plurality of input signals.
Abstract translation: 目的：提供时间交织型脉冲信号恢复装置，以减少恢复从接收机接收的脉冲信号的时间。 构成：时间交织型脉冲信号恢复装置包括多个采样块，采样时钟发生器和多路复用器（120）。 采样块包括缓冲器阵列（100_1-100_N）。 缓冲器阵列通过采样周期产生多个信号。 多个采样块包括轨道和保持单元。 轨道和保持单元感测接收到的脉冲信号的电平。 多路复用器输入轨道和保持单元的输出信号，并从多个输入信号输出一个输入信号。
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公开(公告)号：KR1020100117339A
公开(公告)日：2010-11-03
申请号：KR1020090036029
申请日：2009-04-24
Applicant: 한국전자통신연구원
CPC classification number: H03L7/16 , H03L7/095 , H03L7/099 , H03L7/103 , H03L2207/50
Abstract: PURPOSE: A digital lock detection apparatus and a frequency synthesizer having the same are provided to detect the lock state in the digital PLL by using a simple delay circuit and a comparator circuit. CONSTITUTION: A comparison unit(210) is inputted with a plurality of control bits. The comparator outputs a bit signal including the bit information on the locking state of the control bits. A delay cell block(220) outputs one clock signal by combining one bit signal outputted from the comparator and a signal which is made by delaying the bit signal as much as the predetermined time.
Abstract translation: 目的：提供一种数字锁定检测装置和具有该锁定检测装置的频率合成器，以通过使用简单的延迟电路和比较器电路来检测数字PLL中的锁定状态。 构成：比较单元（210）输入多个控制位。 比较器输出包括关于控制位的锁定状态的位信息的位信号。 延迟单元块（220）通过组合从比较器输出的一位信号和通过将比特信号延迟多达预定时间而产生的信号来输出一个时钟信号。
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公开(公告)号：KR1020100064285A
公开(公告)日：2010-06-14
申请号：KR1020090027316
申请日：2009-03-31
Applicant: 한국전자통신연구원
Abstract: PURPOSE: An interfering signal controlling apparatus and an interfering signal controlling method using a selective frequency phase converter are provided to effectively eliminate the interfering signal not only narrow frequency band but wide frequency band using a differential amplification principle. CONSTITUTION: A first phase converter(20) differential-outputs a first and a second signals including a phase difference of 180 angle by changing the phase of received RF signal. A second phase converter(21) changes selectively the phase of the signal of a specific frequency band as a specific size in the first signal. A third phase converter(22) changes selectively the phase of the signal of the specific frequency band as the specific size in the second signal. An adder(50) adds the output of the second phase converter and the output of the third phase converter. The specific frequency band signal of the second phase converter and the specific frequency band signal of the third phase converter not have a phase difference of 180 angle.
Abstract translation: 目的：提供一种使用选择性频率相位转换器的干扰信号控制装置和干扰信号控制方法，以便利用差分放大原理，有效地消除干扰信号不仅具有窄频带宽宽频带。 构成：通过改变接收的RF信号的相位，第一相位转换器（20）差分输出包括180°相位差的第一和第二信号。 第二相位转换器（21）选择性地改变特定频带的信号的相位作为第一信号中的特定尺寸。 第三相位转换器（22）选择性地改变特定频带的信号的相位作为第二信号中的特定尺寸。 加法器（50）将第二相位转换器的输出和第三相位转换器的输出相加。 第二相转换器的特定频带信号和第三相转换器的特定频带信号不具有180°的相位差。
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公开(公告)号：KR100444179B1
公开(公告)日：2004-08-09
申请号：KR1020020002493
申请日：2002-01-16
Applicant: 한국전자통신연구원
IPC: H03H11/32
CPC classification number: H03D7/1441 , H03B5/1209 , H03B5/1228 , H03D2200/0023 , H03D2200/0043 , H03D2200/009
Abstract: The present invention relates to a local oscillator balun using an inverting circuit. The local oscillator balun using an inverting circuit comprises a complementary output converting circuit for amplifying a weak signal as a single signal from a local oscillator to produce two signals; a differential amplification circuit for producing two signals having a given amplitude from the two signals of said complementary output converting circuit; and an inverting circuit for inverting the two signals of the differential amplification circuit. Thus, a complementary signal having the maximum amplification and small phase difference can be produced. Therefore, the present invention can implement the maximum gain and small local oscillating leakage of the frequency mixer in a Gilbert type high frequency double balance frequency mixer.
Abstract translation: 本发明涉及一种使用反相电路的本地振荡器巴伦。 使用反相电路的本地振荡器巴伦包括互补输出转换电路，用于将来自本地振荡器的弱信号放大为单个信号以产生两个信号; 差分放大电路，用于从所述互补输出转换电路的两个信号中产生具有给定幅度的两个信号; 以及用于反相差分放大电路的两个信号的反相电路。 因此，可以产生具有最大放大率和小相位差的互补信号。 因此，本发明可以实现吉尔伯特型高频双平衡混频器中混频器的最大增益和小的本地振荡泄漏。
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公开(公告)号：KR1020040054439A
公开(公告)日：2004-06-25
申请号：KR1020020081477
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H03K3/027
CPC classification number: H03K3/356104 , H03K3/012 , H03K23/667
Abstract: PURPOSE: A flipflop using complementary clocking and a prescaler using the same are provided to improve the current driving capacity by using the complementary relation between an NMOS transistor and a PMOS transistor. CONSTITUTION: A first p-type transistor(mp11) is connected between a supply voltage supply unit and the first node to receive data. A second p-type transistor(mp12) is connected between the first and the second nodes to receive the first clock. A first n-type transistor(mn11) is connected between the second node and the ground to receive the data. A third p-type transistor(mp13) is connected between the supply voltage supply unit and the third node. A second n-type transistor(mn12) is connected between the third and the fourth nodes to receive the first clock. A third n-type transistor(mn13) is connected between the fourth node and the ground. A fourth p-type transistor(mp14) is connected between the supply voltage supply unit and an output terminal. A fourth n-type transistor(mn14) is connected between the output terminal and the ground to receive the second clock. A fifth n-type transistor is connected between the first and the second nodes to receive the second clock. A fifth p-type transistor is connected between the third and the fourth nodes to receive the second clock.
Abstract translation: 目的：提供使用互补时钟的触发器和使用其的预分频器，以通过使用NMOS晶体管和PMOS晶体管之间的互补关系来提高电流驱动能力。 构成：第一个p型晶体管（mp11）连接在电源电压单元和第一个节点之间以接收数据。 第二p型晶体管（mp12）连接在第一和第二节点之间以接收第一时钟。 第一n型晶体管（mn11）连接在第二节点和地之间以接收数据。 第三p型晶体管（mp13）连接在电源电压单元和第三节点之间。 第二n型晶体管（mn12）连接在第三和第四节点之间以接收第一时钟。 第三n型晶体管（mn13）连接在第四节点和地之间。 第四个P型晶体管（mp14）连接在电源电压单元和输出端子之间。 第四n型晶体管（mn14）连接在输出端和地之间以接收第二时钟。 第五n型晶体管连接在第一和第二节点之间以接收第二时钟。 第五个p型晶体管连接在第三和第四个节点之间以接收第二个时钟。
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