公开(公告)号：KR1020170074153A

公开(公告)日：2017-06-29

申请号：KR1020160069686

申请日：2016-06-03

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  윤형섭 ,  이종민 ,  강동민 ,  김동영 ,  김성일 ,  김해천 ,  안호균 ,  이상흥 ,  임종원 ,  조규준 ,  주철원 ,  도재원 ,  신민정 ,  장성재 ,  장유진 ,  정현욱

IPC: H01L29/778 ,  H01L29/66 ,  H01L21/02

Abstract: 본발명의실시예에따른전계효과트랜지스터는기판상에제공된활성층과, 상기활성층상에배치된캡층과, 상기활성층및 상기캡층중 어느하나의층 상에제공되며일정간격이격된소스전극및 드레인전극과, 상기소스전극과상기드레인전극사이에배치된게이트전극과, 상기게이트전극과상기드레인전극사이에제공된더미전극패드, 및상기게이트전극과상기더미전극패드상에제공되며상기소스전극과상기더미전극패드를전기적으로연결하는전계전극을포함할수 있다.

Abstract translation: 根据本发明的一个实施例的场效应晶体管包括有源层和覆盖层和有源层和设置在从所述源极电极和设置在基板上设置的有源层上，所述帽层的漏极电极间隔开预定距离的一个层上的一个 栅电极，设置在所述源电极和所述漏电极之间;虚设电极焊盘，设置在所述栅电极和所述漏电极之间;以及栅电极，设置在所述栅电极和所述虚设电极焊盘上， 以及用于电连接电极焊盘的电场电极。

公开(公告)号：KR101695320B1

公开(公告)日：2017-01-13

申请号：KR1020140031644

申请日：2014-03-18

Applicant: 한국전자통신연구원

Inventor： 강동민 ,  김성일 ,  이상흥 ,  주철원 ,  안호균 ,  윤형섭 ,  임종원

IPC: H01L23/04 ,  H01L23/00 ,  H01P1/203 ,  H01P5/12 ,  H04B1/44

CPC classification number: H03H7/38 ,  H01L23/642 ,  H01L2224/49175 ,  H01P1/2039 ,  H01P5/12 ,  H05K1/025 ,  H05K2201/09781

Abstract: 본발명에서는정합회로를포함하는소자패키지및 그것의정합방법을제공한다. 본발명에따른소자패키지는정합부를포함하고, 정합부는기판, 기판에형성되고소자패키지의단자와연결되는전송선로, 전송선로와중심소자를전기적으로연결하는본딩와이어및 배선연결을통해전송선로와전기적으로연결되는복수의캐패시터를구비한캐패시터부를포함하고, 본딩와이어의길이조정을통해정합부의인덕턴스가가변되고, 배선연결의연장또는차단을통해캐패시터부중 전송선로와전기적으로연결되는캐패시터들의수를증가또는감소시킴으로써정합부의캐패시턴스가가변된다.

Abstract translation: 本文提供了一种包括匹配单元及其匹配方法的组件封装，所述匹配单元包括：衬底; 形成在所述基板上的传输线，所述传输线连接到所述部件封装的端子; 电连接所述传输线和中心部件的接合线; 以及具有通过布线连接与传输线电连接的多个电容器的电容器单元，其中匹配单元的电感通过调整接合线的长度而变化，并且匹配单元的电容可通过增加或减小而变化 通过延长或切断布线连接，在电容器单元内的电容器之间电连接到传输线的电容器的数量。

公开(公告)号：KR1020160065366A

公开(公告)日：2016-06-09

申请号：KR1020140168969

申请日：2014-11-28

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  강동민 ,  민병규 ,  안호균 ,  윤형섭 ,  이상흥 ,  이종민 ,  임종원

IPC: H01L29/78

CPC classification number: H01L29/7831

Abstract: 서로다른게이트길이(Gate Length)를갖는소자를결합시켜구조적인안정성과신뢰성을가진반도체소자에관한기술이개시된다. 반도체소자는기판상에이격되어위치하는소스전극및 드레인전극, 및소스전극과드레인전극사이에위치하는게이트전극을포함하고, 게이트전극은기판상에위치하는복수의제1 게이트발 및복수의제2 게이트발을포함하는게이트발(Gate Foot) 및게이트발 상에위치하고, 게이트발보다크기가큰 게이트머리(Gate Head)를포함하되, 제2 게이트발은제1 게이트발보다큰 게이트길이(Gate Length)를갖고, 제1 게이트발과상기제2 게이트발은교대로배열된다.

Abstract translation: 公开了通过组合具有不同栅极长度的器件的具有结构稳定性和可靠性的半导体器件的技术。 半导体器件包括在基板上彼此间隔开的源电极和漏电极，以及位于源电极和漏电极之间的栅电极。 栅电极包括具有多个第一栅极脚和多个第二栅极脚的栅极脚和位于栅极脚之上并且大于栅极脚的栅极头。 第二栅极脚的栅极长度大于第一栅极脚的栅极长度，并且第一栅极脚和第二栅极脚交替布置。

公开(公告)号：KR1020150083483A

公开(公告)日：2015-07-20

申请号：KR1020140002967

申请日：2014-01-09

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  김해천 ,  김진식 ,  이상흥 ,  민병규 ,  윤형섭 ,  강동민 ,  김성일 ,  이종민 ,  임종원 ,  권용환 ,  남은수

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/402 ,  H01L21/283 ,  H01L21/28593 ,  H01L29/2003 ,  H01L29/42312 ,  H01L29/42356 ,  H01L29/66462 ,  H01L29/66477 ,  H01L29/7787

Abstract: 본발명은고전압구동용전계효과트랜지스터및 그의제조방법에관한것으로, 고전압구동이가능하도록게이트머리영역밑에내재된전계전극에의해드레인방향으로확장된게이트머리가지지되는게이트전극구조를포함한다. 이에따라드레인방향으로확장된게이트머리를절연막을이용하여전기적으로이격시킨전계전극으로지지함으로써게이트머리가확장되어있는게이트전극을안정적으로제작할수 있고, 드레인방향으로확장된게이트머리에의해게이트저항이감소하고, 드레인방향으로확장된게이트머리를가지는게이트전극및 게이트에근접된전계전극에의해게이트와드레인사이의전계피크치가감소하여, 소자의파괴전압이높아지는효과를얻을수 있다.

Abstract translation: 本发明涉及用于高电压操作的场效应晶体管及其制造方法。 场效应晶体管包括栅电极结构，其中栅极通过设置在栅极头区域下方的场电极在漏极方向延伸以实现高电压操作。 因此，通过使用绝缘膜通过使用电极分离的场电极来支持在漏极方向上延伸的栅极头，能够稳定地制造具有扩展栅头的栅电极，通过在 漏极方向和栅极和漏极之间的场峰值通过具有在漏极方向延伸的栅电极的栅电极和与栅极相邻的场电极而减小，从而提高器件的击穿电压。

公开(公告)号：KR1020140089052A

公开(公告)日：2014-07-14

申请号：KR1020130000317

申请日：2013-01-02

Applicant: 한국전자통신연구원

Inventor： 이상흥 ,  김성일 ,  강동민 ,  임종원 ,  주철원 ,  윤형섭 ,  문재경 ,  남은수

IPC: H03F1/34 ,  H03F1/30

CPC classification number: H03F3/08 ,  H03G1/0047 ,  H03G1/0088 ,  H03G3/02 ,  H03G3/3084 ,  H03G11/02

Abstract: The present invention relates to a feedback amplifier. The feedback amplifier according to the present invention includes an amplification circuit unit which amplifies a burst packet signal inputted from an input terminal and outputs the amplified signal to an output terminal, a feedback circuit unit which is located between the input terminal and the output terminal and is controlled for applying a fixed resistance value to the signal outputted to the output terminal, a packet signal detecting unit which detects the peak of the burst packet signal from the output terminal and controls whether to apply the fixed resistance value, and a bias circuit unit which generates a bias voltage. The feedback circuit unit controls a gain by determining a feedback resistance value for changing the fixed resistance value according to at least one control signal and receiving a bias voltage.

Abstract translation: 本发明涉及一种反馈放大器。 根据本发明的反馈放大器包括：放大电路单元，其放大从输入端输入的突发分组信号，并将放大的信号输出到输出端;反馈电路单元，位于输入端和输出端之间;以及 被控制为对输出到输出端子的信号施加固定电阻值;分组信号检测单元，其检测来自输出端子的突发分组信号的峰值，并控制是否施加固定电阻值;偏置电路单元 其产生偏置电压。 反馈电路单元通过根据至少一个控制信号确定用于改变固定电阻值并接收偏置电压的反馈电阻值来控制增益。

公开(公告)号：KR101373658B1

公开(公告)日：2014-03-13

申请号：KR1020090120101

申请日：2009-12-04

Applicant: 한국전자통신연구원

Inventor： 김성일 ,  이종민 ,  민병규 ,  윤형섭 ,  김해천 ,  남은수

IPC: H03F1/52 ,  H03F3/20

CPC classification number: H03F3/245 ,  H03F1/0261 ,  H03F1/52 ,  H03F3/19 ,  H03F3/211 ,  H03F2200/18 ,  H03F2200/451

Abstract: 본 발명의 기술적 사상의 실시 예에 따른 전력 증폭 장치는 신호 입력단으로부터 전달되는 신호의 직류 성분을 차단하는 차단부, 상기 차단부에 연결되며, 상기 차단부로부터 전달된 신호를 안정화시키는 회로 보호부 및 상기 회로 보호부에 연결되며, 상기 회로 보호부로부터 전달받은 신호를 증폭하여 출력하는 증폭부를 포함하되, 상기 증폭부는 복수의 트랜지스터들을 포함하고, 상기 회로 보호부는 상기 복수의 트랜지터들의 베이스들을 각각 연결하는 저항들을 포함한다.

公开(公告)号：KR101252745B1

公开(公告)日：2013-04-12

申请号：KR1020090123338

申请日：2009-12-11

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  이종민 ,  김성일 ,  윤형섭

IPC: H01L29/86 ,  H01L29/737

CPC classification number: H01L29/66318 ,  H01L21/8252 ,  H01L27/0605 ,  H01L29/66204 ,  H01L29/7371 ,  H01L29/868

Abstract: 단일 기판 집적 회로 장치 및 그 제조 방법을 제공한다. 본 방법은 기판 상의 HBT 영역 및 PIN 다이오드 영역 상에 부컬렉터층, 컬렉터층, 베이스층, 이미터층 및 이미터캡층을 형성하고, 이미터층 및 상기 이미터캡층을 패터닝하여 HBT(Heterojuction Bipolar Transistor)영역에 이미터 패턴 및 이미터캡 패턴을 형성하고 베이스층을 노출시키고, HBT 영역으로부터 이격된 PIN 다이오드 영역의 컬렉터층의 일부에 제 1형 불순물을 도핑하여 진성 영역을 형성한다.
MMIC, HBT, PIN, 진성 영역, 컬렉터, 리프트 오프

Abstract translation: 提供单基板集成电路器件及其制造方法。 在HBT区域和所述基板，集电极层，基极层和发射极层和已经通过图案化所述发射极层和发射极覆盖层区域中形成发射极覆盖层，（异质结双极型晶体管）HBT已经在PIN二极管区的方法，地板部分集电极 两米，并且图案已经形成和teokaep图案并暴露基底层，在远离所述HBT区域中的PIN二极管区域的集电极层的一部分掺杂有第一型杂质，以形成本征区。

公开(公告)号：KR1020120068069A

公开(公告)日：2012-06-27

申请号：KR1020100104620

申请日：2010-10-26

Applicant: 한국전자통신연구원

Inventor： 이종민 ,  민병규 ,  김성일 ,  윤형섭 ,  김해천 ,  남은수

IPC: H01L29/93 ,  H01L29/73

CPC classification number: H01L27/0605 ,  H01L21/8252 ,  H01L29/732 ,  H01L29/93 ,  H03C1/36

Abstract: PURPOSE: A semiconductor device and a method of manufacture thereof are provided to minimize a chip size by integrating a bipolar transistor and a variable capacitance diode on one top of a single substrate. CONSTITUTION: A substrate(10) includes a first region and a second region. A transistor includes first to third conductive impurity layers laminated on the substrate of the first region. A variable capacitance diode(80) is separated from the transistor of the first region. The variable capacitance diode includes the first and second conductive impurity layers laminated on the substrate of the second region.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在单个衬底的一个顶部上集成双极晶体管和可变电容二极管来最小化芯片尺寸。 构成：衬底（10）包括第一区域和第二区域。 晶体管包括层叠在第一区域的基板上的第一至第三导电杂质层。 可变电容二极管（80）与第一区域的晶体管分离。 可变电容二极管包括层叠在第二区域的衬底上的第一和第二导电杂质层。

公开(公告)号：KR1020080052195A

公开(公告)日：2008-06-11

申请号：KR1020070046853

申请日：2007-05-15

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  이종민 ,  김성일 ,  주철원 ,  이경호

IPC: H01L29/737

CPC classification number: H01L29/42304 ,  H01L29/66318

Abstract: A method for fabricating a heterojunction bipolar transistor using a sidewall is provided to avoid an increase of base-collector capacitance generated by a base pad region by separating a base pad from an isolation region including a base electrode. A sub collector layer(150), a collector layer(140), a base layer(130), an emitter layer(120) and an emitter cap layer(110) are formed on a substrate(160). An emitter electrode(210) is formed on the emitter cap layer. The emitter cap layer under the emitter electrode and the emitter layer are etched to expose the base layer. A base electrode(220) is formed on the exposed base layer. The base layer under the base electrode and the collector layer are etched to expose the sub collector layer. A collector electrode(230) is formed on the sub collector layer. The sub collector layer is etched. An insulation layer(320) is formed on the resultant structure. The insulation layer is etched to expose the emitter electrode, the base electrode and the collector electrode. One side of a base pad(420) is formed on the substrate and the other side of the base pad is formed on the base electrode wherein the base pad includes a base connection wire(410) for connecting the one and the other sides of the base pad. In etching the emitter cap layer and the emitter layer, the emitter cap layer and the emitter layer can be etched by a wet etch process in which the emitter layer is etched after the emitter cap layer is etched.

Abstract translation: 提供一种使用侧壁制造异质结双极晶体管的方法，以通过从包括基极的隔离区域分离基底焊盘来避免基底区域产生的基极集电极电容的增加。 在基板（160）上形成副集电极层（150），集电极层（140），基极层（130），发射极层（120）和发射极盖层（110）。 发射极电极（210）形成在发射极盖层上。 在发射极电极和发射极层之下的发射极帽层被蚀刻以露出基底层。 在露出的基底层上形成基极（220）。 基底下的基底层和集电体层被蚀刻以露出副集电极层。 集电极（230）形成在副集电极层上。 子集电极层被蚀刻。 在所得结构上形成绝缘层（320）。 蚀刻绝缘层以暴露发射极，基极和集电极。 基底垫（420）的一侧形成在基底上，基底垫的另一侧形成在基底电极上，其中基底垫包括用于将第一和第二面连​​接的基底连接线（410） 底座 在蚀刻发射极覆盖层和发射极层时，可以通过湿蚀刻工艺来蚀刻发射极覆盖层和发射极层，其中在发射极帽层被蚀刻之后蚀刻发射极层。

公开(公告)号：KR1020070035175A

公开(公告)日：2007-03-30

申请号：KR1020050089724

申请日：2005-09-27

Applicant: 한국전자통신연구원

Inventor： 주철원 ,  민병규 ,  김성일 ,  이종민 ,  이경호 ,  강영일

IPC: H01L21/60

CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541

Abstract: 본 발명은 칩과 이를 이용한 칩 스택 및 그 제조방법에 관한 것으로, 웨이퍼상에 형성된 적어도 하나 이상의 패드와 상기 패드의 저면이 노출되도록 상기 웨이퍼를 관통하는 비아홀에 상기 웨이퍼의 저면으로부터 일정한 두께까지 돌출되도록 형성된 금속층을 포함하는 복수개의 칩이 적층되되, 상기 각 칩의 패드와 금속층이 서로 마주보도록 접합되어 적층함으로써, 칩의 제조공정이 간편해지고 칩의 성능을 향상시켜줄 뿐만 아니라 칩 스택 시 풋 프린트(foot print)가 작아지는 효과가 있다.
칩 스택, 웨이퍼, 패드, 비아홀, 플립칩, 범프, 풋 프린트

Abstract translation: 芯片及使用该芯片的芯片堆栈及其制造方法技术领域本发明涉及一种芯片，使用该芯片的芯片堆栈及其制造方法，更具体地，本发明涉及一种芯片及使用该芯片的芯片堆栈， 通过堆叠包括所形成的金属层的多个芯片，使得每个芯片的焊盘和金属层彼此面对并层叠它们，芯片的制造工艺被简化并且芯片的性能得到改善，另外， 打印）减少。