公开(公告)号：AU2021291163A1

公开(公告)日：2022-11-24

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：AU2021276898A1

公开(公告)日：2022-11-10

申请号：AU2021276898

申请日：2021-04-30

Applicant: IBM

Inventor： XIE RUILONG ,  RADENS CARL ,  CHENG KANGGUO ,  LI JUNTAO ,  GUO DECHAO ,  LI TAO ,  KANG TSUNG-SHENG

IPC: H01L29/78 ,  H01L21/336

Abstract: Methods and resulting structures for nanosheet devices having asymmetric gate stacks are disclosed. A nanosheet stack (102) is formed over a substrate (104). The nanosheet stack (102) includes alternating semiconductor layers (108) and sacrificial layers (110). A sacrificial liner (202) is formed over the nanosheet stack (102) and a dielectric gate structure (204) is formed over the nanosheet stack (102) and the sacrificial liner (202). A first inner spacer (302) is formed on a sidewall of the sacrificial layers (110). A gate (112) is formed over channel regions of the nanosheet stack (102). The gate (112) includes a conductive bridge that extends over the substrate (104) in a direction orthogonal to the nanosheet stack (102). A second inner spacer (902) is formed on a sidewall of the gate (112). The first inner spacer (302) is formed prior to the gate (112) stack, while the second inner spacer (902) is formed after, and consequently, the gate (112) stack is asymmetrical.

公开(公告)号：AU2020423612A1

公开(公告)日：2022-06-23

申请号：AU2020423612

申请日：2020-12-23

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/088

Abstract: A semiconductor structure and a method for forming a semiconductor structure having a self-aligned dielectric pillar for reducing trench silicide-to-gate parasitic capacitance are provided. A nanosheet stack (206) is formed over a substrate (204). A dielectric pillar (402) is positioned adjacent to the nanosheet stack (206) and on a shallow trench isolation region (212) of the substrate (204). The nanosheet stack (206) is recessed to expose a surface of the shallow trench isolation region (212) and a source or drain (S/D) region (602) is formed on the exposed surface of the shallow trench isolation region (212). A contact trench (802) is formed that exposes a surface of the S/D region (602) and a surface of the dielectric pillar (402).

公开(公告)号：DE112020000212B4

公开(公告)日：2022-03-24

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren (4000) zum Bilden einer Halbleitereinheit (1600), wobei das Verfahren aufweist:Bilden (4002) eines Nanoschichtstapels über einem Substrat (1604), wobei der Nanoschichtstapel eine oder mehrere erste Halbleiterschichten (1606) und eine oder mehrere erste Opferschichten (1608) aufweist;Bilden (4004) eines Grabens (1706) durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten, wobei durch den Graben eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt wird; undFüllen (4006) des Grabens mit einer oder mehreren zweiten Halbleiterschichten (1802) und einer oder mehreren zweiten Opferschichten (1804), so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht, wobei die eine oder die mehreren zweiten Halbleiterschichten jeweils eine vertikale Finne bilden, deren langen Seiten durch Seiten des Grabens definiert sind.

公开(公告)号：DE112018002948T5

公开(公告)日：2020-04-02

申请号：DE112018002948

申请日：2018-07-16

Applicant: GLOBALFOUNDRIES INC ,  IBM ,  SAMSUNG ELECTRONICS CO LTD

Inventor： FAN SU CHEN ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  GREENE ANDREW ,  XIE RUILONG ,  RAYMOND MARK VICTOR ,  LIAN SEAN

IPC: H01L21/8238

Abstract: Es werden Techniken zum Bilden von selbstausgerichteten Kontakten durch Bilden von Gate-Seitenwand-Abstandshaltern und Gates vor einem Bilden der Kontakte bereitgestellt, wobei bei einem Aspekt ein Verfahren zum Bilden von selbstausgerichteten Kontakten die Schritte beinhaltet: Bilden von mehreren Gate-Seitenwand-Abstandshaltern auf einem Substrat; Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum; Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden; Bilden der Gates in den Gate-Gräben; Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; sowie Bilden der selbstausgerichteten Kontakte in den Kontaktgräben. Außerdem wird eine Struktur einer Einheit bereitgestellt, die selbstausgerichtete Kontakte aufweist.