公开(公告)号：DE112016007552T5

公开(公告)日：2019-09-19

申请号：DE112016007552

申请日：2016-12-27

Applicant: INTEL CORP

Inventor： MODI MITUL B ,  SANKMAN ROBERT L ,  MALLIK DEBENDRA ,  MAHAJAN RAVINDRANATH V ,  ALUR AMRUTHAVALLI PALLAVI ,  DENG YIKANG ,  LI ERIC J

IPC: H01L25/065 ,  H01L23/31 ,  H01L23/498

Abstract: Eine Vorrichtung ist bereitgestellt, umfassend: eine Mehrzahl von dielektrischen Schichten, die ein Substrat bilden, eine Mehrzahl von ersten leitfähigen Kontakten auf einer ersten Oberfläche des Substrats, einen Hohlraum in der ersten Oberfläche des Substrats, der eine zweite Oberfläche parallel zu der ersten Oberfläche definiert, eine Mehrzahl von zweiten leitfähigen Kontakten auf der zweiten Oberfläche des Substrats, einen oder mehrere Integrierte-Schaltungs-Die(s), die mit den zweiten leitfähigen Kontakten gekoppelt sind, und Formmassematerial, das den einen oder die mehreren Integrierte-Schaltungs-Die(s) und die ersten leitfähigen Kontakte zumindest teilweise abdeckt. Andere Ausführungsbeispiele sind auch offenbart und beansprucht.

公开(公告)号：DE102014003462A1

公开(公告)日：2015-09-17

申请号：DE102014003462

申请日：2014-03-11

Applicant: INTEL CORP

Inventor： STARKSTON ROBERT ,  MALLIK DEBENDRA ,  GUZEK JOHN S ,  CHIU CHIA-PIN ,  KULKARNI DEEPAK ,  MAHAJAN RAVI V

IPC: H01L23/50 ,  H01L21/60 ,  H01L21/768 ,  H01L25/065

Abstract: Hierin werden Ausführungsformen eines Systems und von Verfahren zum Substrat-Routing mit lokaler hoher Dichte allgemein beschrieben. In einer oder mehreren Ausführungsformen enthält eine Vorrichtung ein Medium, erste und zweite Schaltungselemente, ein Verbindungselement und eine dielektrische Schicht. Das Medium kann darin Routing mit niedriger Dicht enthalten. Das Verbindungselement kann in dem Medium eingebettet sein und kann darin eine Vielzahl von elektrisch leitfähigen Elementen enthalten, wobei das elektrisch leitfähige Element mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt sein kann. Das Verbindungselement kann darin Routing mit hoher Dichte enthalten. Die dielektrische Schicht kann sich über dem Verbindungschip befinden, wobei die dielektrische Schicht die dort hindurch tretenden ersten und zweiten Schaltungselemente enthält.

公开(公告)号：BR102014005946A2

公开(公告)日：2015-01-06

申请号：BR102014005946

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： MANUSHAROW MATHEW J ,  MALLIK DEBENDRA

IPC: H01L23/00 ,  H01L23/498

Abstract: An external direct connection usable for an embedded interconnect bridge package is described. In one example, a package has a substrate, a first semiconductor die having a first bridge interconnect region, and a second semiconductor die having a second bridge interconnect region. The package has a bridge embedded in the substrate, the bridge having a first contact area to connect to the first bridge interconnect region and a second contact area to connect to the second bridge interconnect region, and an external connection rail extending between the interconnect bridge and the first and second semiconductor dies to supply external connection to the first and second bridge interconnect regions.

公开(公告)号：DE112005001949T5

公开(公告)日：2007-05-31

申请号：DE112005001949

申请日：2005-07-29

Applicant: INTEL CORP

Inventor： SUH DAEWOONG ,  MALLIK DEBENDRA

IPC: H01L23/31

Abstract: Methods and apparatuses to provide a stacked-die device comprised of stacked sub-packages. For one embodiment of the invention, each sub-package has interconnections formed on the die-side of the substrate for interconnecting to another sub-package. The dies and associated wires are protected by an encapsulant leaving an upper portion of each interconnection exposed. For one embodiment of the invention the encapsulant is a stencil-printable encapsulant and the upper portion of the interconnection is exposed by use of a patterned stencil during application of the encapsulant.

公开(公告)号：GB2199988B

公开(公告)日：1990-04-25

申请号：GB8800089

申请日：1988-01-05

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  BHATTACHARYYA BIDYUT K

IPC: H01L23/08 ,  H01L23/02 ,  H01L23/04 ,  H01L23/495 ,  H01L23/498 ,  H01L23/50

公开(公告)号：DE112022006182T5

公开(公告)日：2024-10-02

申请号：DE112022006182

申请日：2022-11-08

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  SRINIVASAN SRIRAM ,  PELTO CHRISTOPHER ,  KIM GWANG-SOO ,  DESHPANDE NITIN A ,  KARHADE OMKAR G

IPC: H01L25/065 ,  H01L21/56 ,  H01L23/31 ,  H01L23/50

Abstract: Ein verkapseltes Bauelement umfasst einen ersten Chip-Stapel und einen dritten Chip. Der erste Chip-Stapel umfasst einen ersten Chip mit ersten leitenden Kontakten, die sich jeweils auf einer ersten Seite des ersten Chips befinden, und einen zweiten Chip mit zweiten leitenden Kontakten, die sich jeweils auf einer zweiten Seite des zweiten Chips befinden. Erste Lötverbindungen, die sich jeweils zu einem der ersten leitenden Kontakte erstrecken. Der dritte Chip umfasst dritte leitende Kontakte, die sich jeweils an einer dritten Seite des dritten Chips befinden. Der dritte Chip ist mit dem ersten Chip-Stapel über zweite Lötverbindungen verbunden, die sich jeweils zu einem der zweiten leitenden Kontakte und zu einem der dritten leitenden Kontakte erstrecken. Jeder Chip des ersten Chip-Stapels ist mit einem oder mehreren anderen Chips des ersten Chip-Stapels über entsprechende Hybridverbindungen verbunden.

公开(公告)号：DE102014003462B4

公开(公告)日：2022-12-29

申请号：DE102014003462

申请日：2014-03-11

Applicant: INTEL CORP

Inventor： STARKSTON ROBERT ,  MALLIK DEBENDRA ,  GUZEK JOHN S ,  CHIU CHIA-PIN ,  KULKARNI DEEPAK ,  MAHAJAN RAVI V

IPC: H01L23/50 ,  H01L21/60 ,  H01L21/768 ,  H01L25/065

Abstract: Vorrichtung (300), umfassend:ein Substrat (102B), das darin ein Verbindungs-Routing mit niedriger Dichte enthält;ein erstes Schaltungselement (112) und ein zweites Schaltungselement (112);ein Metallpad (336) auf dem Substrat; undein Verbindungselement (104), wobei das Verbindungselement mit dem Metallpad über eine leitfähige Klebeschicht (334) verbunden ist, wobei das Verbindungselement darin Routing mit hoher Dichte enthält, wobei das Verbindungselement eine Vielzahl von elektrisch leitfähigen Elementen enthält, wobei ein elektrisch leitfähiges Element der Vielzahl von elektrisch leitfähigen Elementen mit dem ersten Schaltungselement und dem zweiten Schaltungselement elektrisch gekoppelt ist, wobei Lücken zwischen den elektrisch leitfähigen Elementen kleiner als innerhalb des Substrats sind, und wobei das erste Schaltungselement mit einem ersten Pad (224) elektrisch gekoppelt ist, wobei sich das erste Pad auf oder zumindest teilweise in einer Oberseite des Verbindungselements befindet, wobei sich das erste Pad zwischen dem ersten Schaltungselement und einem ersten Ende des elektrisch leitfähigen Elements befindet,wobei das erste Pad eine Grundfläche aufweist, die größer ist als die Grundfläche des ersten Schaltungselements.

公开(公告)号：DE102021122222A1

公开(公告)日：2022-04-14

申请号：DE102021122222

申请日：2021-08-27

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  MAHAJAN RAVINDRANATH V ,  DAS DIPANKAR

IPC: H01L25/065 ,  G02B6/42 ,  H01L23/538

Abstract: Ein Prozessor-Package-Modul umfasst einen Prozessor-Speicher-Stapel umfassend einen oder mehrere Rechen-Dies, die mit einem Speicherstapel auf einem Substrat gestapelt und verbunden sind. Einen oder mehrere photonische Dies auf dem Substrat zum Senden und Empfangen von optischem I/O, wobei der eine oder die mehreren photonischen Dies mit dem Prozessor-Speicher-Stapel verbunden sind und mit externen Komponenten über ein Faserarray verbunden sind. Das Substrat ist in ein Sockelgehäuse, z. B. einen LGA-Sockel (Land Grid Array), befestigt. Auf einem Prozessorsubstrat werden ein Array von Prozessor-Package-Modulen über Faserarrays und optische Verbinder verbunden, um einen Prozessorchipkomplex zu bilden.

公开(公告)号：DE112017008340T5

公开(公告)日：2020-09-10

申请号：DE112017008340

申请日：2017-12-30

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  SANKMAN ROBERT L ,  NICKERSON ROBERT ,  MODI MITUL B ,  GANESAN SANKA ,  SWAMINATHAN RAJASEKARAN ,  KARHADE OMKAR ,  LIFF SHAWNA M ,  ALUR AMRUTHAVALLI ,  CHAVALI SRI CHAITRA

IPC: H01L25/07 ,  H01L23/00 ,  H01L23/28 ,  H01L23/498 ,  H01L23/538

Abstract: Ultradünne hochdichte Halbleiter-Packages und Techniken zum Bilden solcher Packages sind beschrieben. Ein beispielhaftes Halbleiter-Package wird gebildet mit einem oder mehreren von: (i) Metallsäulen mit ultra-feinem Abstand (z. B. einem Abstand, der größer als oder gleich 150 µm ist etc.); (ii) einem großen Die-zu-Package-Verhältnis (z. B. einem Verhältnis, das gleich oder größer als 0,85 ist etc.); und (iii) einem Dünner-Abstand-Translations-Interposer. Ein anderes beispielhaftes Halbleiter-Package wird unter Verwendung einer Kernloses-Substrat-Technologie, Die-Rückmetallisierung und Niedrigtemperatur-Lötmittel-Technologie für Kugelgitterarray-(BGA-) Metallurgie gebildet. Andere Ausführungsbeispiele sind beschrieben.

公开(公告)号：DE112016007572T5

公开(公告)日：2019-10-31

申请号：DE112016007572

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： MALLIK DEBENDRA ,  RAORANE DIGVIJAY

IPC: H01L23/16 ,  H01L23/433 ,  H01L25/065

Abstract: Eine Technologie eines elektronischen Gehäuses ist offenbart. Ein erster aktiver Die kann an einem Gehäusesubstrat befestigt und mit demselben elektrisch gekoppelt sein. Ein zweiter aktiver Die kann auf einer Oberseite des ersten aktiven Dies angeordnet sein, wobei der zweite aktive Die mit einem oder beiden von dem ersten aktiven Die und dem Gehäusesubstrat elektrisch gekoppelt sein kann. Zumindest ein offener Raum kann auf der Oberseite des ersten aktiven Dies verfügbar sein. Zumindest ein Abschnitt eines Versteifungselements kann den zumindest einen offenen Raum, der auf der Oberseite des ersten aktiven Dies verfügbar ist, im Wesentlichen ausfüllen.