公开(公告)号：DE102020132237A1

公开(公告)日：2021-12-16

申请号：DE102020132237

申请日：2020-12-03

Applicant: INTEL CORP

Inventor： KARHADE OMKAR G ,  DESHPANDE NITIN A ,  BHATIA MOHIT ,  AGRAHARAM SAIRAM ,  CETEGEN EDVIN ,  TRIPATHI ANURAG ,  SANKARASUBRAMANIAN MALAVARAYAN ,  KRAJNIAK JAN ,  DUBEY MANISH ,  LIU JINHE ,  LI WEI ,  HUANG JINGYI

IPC: H01L23/538 ,  H01L25/065

Abstract: Hier werden mikroelektronische Strukturen mit Brücken sowie zugehörige Anordnungen und Verfahren offenbart. In einigen Ausführungsformen kann eine mikroelektronische Struktur ein Substrat und eine Brücke umfassen.

公开(公告)号：DE102023135605A1

公开(公告)日：2024-09-26

申请号：DE102023135605

申请日：2023-12-18

Applicant: INTEL CORP

Inventor： LI XIAOQIAN ,  KARHADE OMKAR G ,  DESHPANDE NITIN A ,  CHIU JULIA ,  CHIU CHIA-PIN ,  HOSSEINI KAVEH ,  CHATTERJEE MADHUBANTI

IPC: H01L25/16 ,  G02B6/12 ,  G02B6/42

Abstract: Eine photonische integrierte Schaltung (PIC), eine Halbleiteranordnung, umfassend die PIC, ein Multi-Chip-Package, umfassend die PIC, und ein Verfahren zum Bilden der PIC. Die PIC umfasst ein PIC-Substrat und eine Halbleiterschicht auf einer oberen Oberfläche des PIC-Substrats und umfassend ein Halbleitermaterial und eine optische Komponente. Das PIC-Substrat definiert einen Lufthohlraum darin, der sich in einer Richtung von einer unteren Oberfläche des PIC-Substrats in Richtung und in Deckung mit der optischen Komponente erstreckt. Die Halbleiterschicht ist frei von irgendeiner Öffnung durch dieselbe in Kommunikation mit dem Lufthohlraum.

公开(公告)号：DE102021129305A1

公开(公告)日：2022-06-23

申请号：DE102021129305

申请日：2021-11-10

Applicant: INTEL CORP

Inventor： KARHADE OMKAR G ,  DESHPANDE NITIN A

IPC: H01L23/498 ,  H01L23/31 ,  H01L25/065

Abstract: [416] Hier werden mikroelektronische Strukturen einschließlich Brücken sowie zugehörige Baugruppen und Verfahren offenbart. Bei manchen Ausführungsformen kann eine mikroelektronische Struktur ein Substrat und eine Brücke beinhalten.

公开(公告)号：DE102016102154A1

公开(公告)日：2016-09-15

申请号：DE102016102154

申请日：2016-02-08

Applicant: INTEL CORP

Inventor： JIANG HONGJIN ,  STARKSTON ROBERT ,  RAORANE DIGVIJAY A ,  JONES KEITH D ,  DHALL ASHISH ,  KARHADE OMKAR G ,  DHANE KEDAR ,  RAMALINGAM SURIYAKALA ,  WENG LI-SHENG ,  CHENEY ROBERT F ,  STOVER PATRICK N

IPC: H01L23/66 ,  H01L21/60 ,  H01L23/50 ,  H01L25/065

Abstract: Ein Gerät mit einem Gehäuse mit einem Chip und einem Gehäusesubstrat, wobei das Gehäusesubstrat einen Leiter; und einem Versteifungskörper, der mit dem Leiter des Gehäusesubstrats elektrisch gekoppelt ist, umfasst. Ein Gerät mit einem Gehäuse mit einem Chip und einem Gehäusesubstrat; einem Versteifungskörper, der mit dem Gehäusesubstrat gekoppelt ist; und einem elektrisch leitfähigen Pfad zwischen dem Versteifungskörper und dem Gehäusesubstrat. Ein Verfahren mit dem elektrischen Koppeln eines Versteifungskörpers mit einem Leiter eines Gehäusesubstrats.

公开(公告)号：EP3195357A4

公开(公告)日：2018-05-23

申请号：EP14901926

申请日：2014-09-15

Applicant: INTEL CORP

Inventor： KARHADE OMKAR G ,  DESHPANDE NITIN A ,  CETEGEN EDVIN ,  LI ERIC J ,  MALLIK DEBENDRA ,  ZIADEH BASSAM M

IPC: H01L25/065 ,  H01L23/48

CPC classification number: H01L25/0657 ,  H01L21/565 ,  H01L21/76802 ,  H01L21/76877 ,  H01L23/3142 ,  H01L23/49811 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13116 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/1329 ,  H01L2224/133 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81201 ,  H01L2224/81203 ,  H01L2224/81205 ,  H01L2224/81207 ,  H01L2224/81815 ,  H01L2224/83102 ,  H01L2224/92125 ,  H01L2225/06517 ,  H01L2225/06548 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/01028 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/0133 ,  H01L2924/014 ,  H01L2924/1433 ,  H01L2924/1434 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/1579 ,  H01L2924/1815 ,  H01L2924/01082 ,  H01L2924/0105 ,  H01L2924/00012 ,  H01L2924/01083 ,  H01L2924/01029 ,  H01L2924/00014 ,  H01L2924/0665

Abstract: Methods of fabricating a microelectronic device comprising forming a microelectronic substrate having a plurality microelectronic device attachment bond pads and at least one interconnection bond pad formed in and/or on an active surface thereof, attaching a microelectronic device to the plurality of microelectronic device attachment bond pads, forming a mold chase having a mold body and at least one projection extending from the mold body, wherein the at least one projection includes at least one sidewall and a contact surface, contacting the mold chase projection contact surface to a respective microelectronic substrate interconnection bond pad, disposing a mold material between the microelectronic substrate and the mold chase, and removing the mold chase to form at least one interconnection via extending from a top surface of the mold material to a respective microelectronic substrate interconnection bond pad.

公开(公告)号：EP3111475A4

公开(公告)日：2017-11-15

申请号：EP14884116

申请日：2014-02-26

Applicant: INTEL CORP

Inventor： DESHPANDE NITIN A ,  KARHADE OMKAR G

IPC: H01L23/48 ,  H01L21/48 ,  H01L23/00 ,  H01L23/13 ,  H01L23/522 ,  H01L23/538 ,  H01L23/552 ,  H01L25/00 ,  H01L25/065

CPC classification number: H01L23/5383 ,  H01L21/486 ,  H01L23/13 ,  H01L23/522 ,  H01L23/5381 ,  H01L23/5384 ,  H01L23/5385 ,  H01L24/97 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/14 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/16238 ,  H01L2224/1703 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15153 ,  H01L2924/15192

Abstract: A microelectronic structure includes a substrate having a first surface and a cavity extending into the substrate from the substrate first surface, a first microelectronic device and a second microelectronic device attached to the substrate first surface, and a bridge disposed within the substrate cavity and attached to the first microelectronic device and to the second microelectronic device. The bridge includes a plurality conductive vias extending from a first surface to an opposing second surface of the bridge, wherein the conductive vias are electrically coupled to deliver electrical signals from the substrate to the first microelectronic device and the second microelectronic device. The bridge further creates at least one electrical signal connection between the first microelectronic device and the second microelectronic device.

公开(公告)号：DE102023134833A1

公开(公告)日：2025-01-02

申请号：DE102023134833

申请日：2023-12-12

Applicant: INTEL CORP

Inventor： DESHPANDE NITIN A ,  ZAWADZKI KEITH E ,  KARHADE OMKAR G ,  MAYA FRANCISCO ,  KRISHNATREYA BHASKAR JYOTI ,  DONG SIYAN ,  GILL ALVEERA ,  NGUYEN TAN

IPC: H01L23/544 ,  H01L21/58 ,  H01L23/50 ,  H10D80/30

Abstract: Eine Vorrichtung umfassend ein Integrierte-Schaltungs-Bauelement umfassend einen Referenzpunktbereich einer ersten Schicht, wobei der Referenzpunktbereich einen Metallbereich und einen metallfreien Bereich umfasst; und eine Vielzahl von Zonen, die in mehreren Schichten benachbart zu der ersten Schicht metallfrei sind, wobei die Zonen durch eine Grundfläche basierend auf dem Referenzpunktbereich der ersten Schicht und einem zweiten Referenzpunktbereich eines zweiten Integrierte-Schaltungs-Bauelements definiert sind, wobei die Grundfläche mehrere Schlitze umfasst.

公开(公告)号：DE112017006475T5

公开(公告)日：2019-09-05

申请号：DE112017006475

申请日：2017-11-15

Applicant: INTEL CORP

Inventor： KARHADE OMKAR G

IPC: H01L25/065 ,  H01L23/00 ,  H01L23/498 ,  H01L25/18

Abstract: Ein Ausführungsbeispiel umfasst eine Vorrichtung, umfassend: ein Substrat; einen ersten Die umfassend einen Prozessorkern; einen zweiten Die, der keinen Prozessorkern umfasst; und einen dritten Die umfassend Speicherzellen; wobei: (a)(i) der erste Die einen kleineren minimalen Abstand aufweist als der zweite Die; (a)(ii) eine erste vertikale Achse das Substrat schneidet und den ersten und zweiten Die schneidet, aber nicht den dritten Die; und (a)(iii) eine zweite vertikale Achse das Substrat und den zweiten und dritten Die schneidet, aber nicht den ersten Die. Andere Ausführungsbeispiele sind hierin beschrieben.

公开(公告)号：GB2521752A

公开(公告)日：2015-07-01

申请号：GB201420296

申请日：2014-11-14

Applicant: INTEL CORP

Inventor： MAHAJAN RAVINDRANATH V ,  NELSON CHRISTOPHER J ,  KARHADE OMKAR G ,  EID FERAS ,  DESHPANDE NITIN A ,  LIFF SHAWNA M

IPC: H01L25/065

Abstract: The IC package may include a bridge connector 120 having first and second electrical routing features coupled to a portion of the first and second I/O interconnect structures of semiconductor ICs 102a and 102b. The first and second electrical routing features may be disposed on one side of the bridge adjacent to the ICs. Third electrical routing features may be disposed on an opposite side of the bridge and connect to through substrate vias in the bridge and additional ICs can be stacked on the bridge. The first and second electrical routing features may be configured to route electrical signals between the first die and the second die and the third electrical routing features may be configured to route electrical signals between the one side and the opposite side of the bridge connector. The first die, the second die, and the bridge may be embedded in electrically insulating material. A system in package arrangement may comprise the first and second processor ICs 102a, b, the bridge may be an active device such as a memory controller, and the additional ICs stacked on the bridge may be memory devices. The bridge may also be a passive connector.

公开(公告)号：DE102014108992A1

公开(公告)日：2014-12-31

申请号：DE102014108992

申请日：2014-06-26

Applicant: INTEL CORP

Inventor： KARHADE OMKAR G ,  DESHPANDE NITIN A ,  DIAS RAJENDRA C ,  CETEGEN EDVIN ,  SKOGLUND LARS D

IPC: H01L25/065 ,  H01L21/54 ,  H01L21/60 ,  H01L23/16 ,  H01L23/50

Abstract: Es wird das Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen beschrieben. In einem Beispiel beinhaltet eine Halbleitervorrichtung erste und zweite Halbleiter-Chiplagen, jede besitzt eine Fläche mit einer sich darauf befindlichen integrierten Schaltung, die mit den Kontaktpads einer obersten Metallisierungsschicht eines gemeinsamen Halbleiterpaketsubstrats über eine Vielzahl leitender Kontakte verbunden ist, wobei die erste und die zweite Halbleiter-Chiplage durch einen Abstand getrennt sind. Eine Barrierestruktur wird zwischen die erste Halbleiter-Chiplage und das gemeinsame Halbleiterpaketsubstrat und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage aufgebracht. Eine Unterfüllmaterialschicht hat Kontakt zur zweiten Halbleiter-Chiplage und der ersten Barrierestruktur, jedoch nicht zur ersten Halbleiter-Chiplage.